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IDT 70V27S / L
高速3.3V 32K ×16的双端口静态RAM
真值表V ？地址
忙
Arbritration
输入
CE
L
X
H
X
L
CE
R
X
X
H
L
A
0L
-A
14L
A
0R
-A
14R
不匹配
MATCH
MATCH
MATCH
输出
忙
L
(1)
H
H
H
(2)
忙
R
(1)
H
H
H
(2)
功能
正常
正常
正常
写禁止
(3)
3603 TBL 17
商用和工业温度范围
(4)
注意事项：
1.销
忙
L
和
忙
R
是当该部分被配置为主机两个输出。无论是输入当配置为从机。
忙
在IDT70V27输出
推 - 拉，不开漏输出。在奴隶
忙
输入在内部禁止写操作。
2. "L"如果投入到对面的端口地址之前是稳定的，并启用该端口的输入。 "H"如果投入到对面的端口地址后趋于稳定
并启用该端口的输入。如果T
APS
不被满足，或者
忙
L
or
忙
R
=低将导致。
忙
L
和
忙
R
输出不能同时低。
3.写入到左侧端口在内部被忽略时，
忙
L
输出被驱动为低时，无论在针上实际的逻辑电平。写入到正确的端口在内部被忽略
当
忙
R
输出驱动低不管销上实际的逻辑电平。
4.参考芯片使能真值表。
真值表VI ？信号量采购序列的例子
(1,2)
功能
无动作
左端口写入"0"到信号灯
正确的端口写入"0"到信号灯
左端口写入"1"到信号灯
左端口写入"0"到信号灯
正确的端口写入"1"到信号灯
左端口写入"1"到信号灯
正确的端口写入"0"到信号灯
正确的端口写入"1"到信号灯
左端口写入"0"到信号灯
左端口写入"1"到信号灯
D0 - D15左
1
0
0
1
1
0
1
1
1
0
1
D
0
- D
15
右
1
1
1
0
0
1
1
0
1
1
1
无信号灯
左侧端口有信号令牌
没有变化。右侧有没有写访问信号
正确的端口信号灯获得令牌
没有变化。左侧端口有没有写访问信号
左口获得信号量令牌
无信号灯
正确的端口有信号令牌
无信号灯
左侧端口有信号令牌
无信号灯
3603 TBL 18
状态
注意事项：
1.本表表示用于只有一个八信号灯上IDT70V27的事件序列。
2.有通过我写的八个信号旗/ O
0
和所有我读/ O的（ I / O
0
-I / O
15
） 。这八个信号灯由A处理
0
- A
2
.
功能说明
该IDT70V27提供两个端口具有独立的控制，地址和
I / O引脚，其允许独立存取以进行读或写操作的任何位置
在存储器中。该IDT70V27具有自动断电功能
通过控制
CE
0
和CE
1
。该
CE
0
和CE
1
控制芯片上的电源
断电路，其允许相应的端口以进入待机模式
未选中时（ CE HIGH ） 。当一个端口被启用，访问整个
存储器阵列是允许的。
7FFE时
CE
L
=
OE
L
= V
IL
， R / W为＆ QUOT ;不在乎＆ QUOT ;.同样地，右
端口中断标志位（ INT
R
）被置位时，左端口写入内存
位置7FFF （十六进制），并清除中断标志位（ INT
R
），则
正确的端口必须读取内存位置7FFF 。在消息（ 16位）
7FFE或7FFF是用户定义的，因为它是一个可寻址的SRAM单元。
如果未使用的中断FUNC -灰，地址位置7FFE和7FFF是
不作为邮件箱，但由于随机存取存储器的一部分。参考
真值表IV的中断操作。
中断
如果用户选择中断函数，存储器位置（邮件箱
或信息中心）被分配给每个端口。左侧端口中断标志
（ INT
L
）被置位时，正确的端口写入内存位置7FFE
（十六进制），其中一个写定义为
CE
R
R / W
R
= V
IL
每真值表
IV 。左侧端口通过地址位置接入清除中断
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忙碌的逻辑
忙逻辑提供了硬件指示的RAM的两个端口
都在同一时间访问相同的位置。它也允许所述一个
两次访问进行，并通知对方的RAM是?? ??忙。
该
忙
销可以用来阻挠的访问，直到在操作
