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HYB 39S16400 / 800 / 160AT - 8 / -10
16兆位同步DRAM
信号引脚说明
针
CLK
CKE
TYPE
输入
输入
信号极性功能
脉冲
水平
积极
EDGE
活跃
高
活跃
低
系统时钟输入。所有的SDRAM的输入是
采样时钟的上升沿。
激活CLK信号时高，停用
当低，从而引发或者电源CLK信号
关断模式，挂起模式或自刷新模式。
CS使低时和禁用命令解码器
命令解码器时高。当命令
解码器被禁用，新的命令将被忽略，但
以前的行动仍在继续。
当在时钟的正上升沿采样，
CAS ， RAS和我们定义的命令被执行
SDRAM中。
在一个银行激活指令周期， A0 - A10定义
该行地址（ RA0 - RA10 ）时，在抽样的上升
时钟边沿。
在读或写命令周期中， A0 - A9定义
列地址（ CA0 - 可）在采样时
时钟上升沿。区域CAn取决于从SDRAM
组织。
4M
×
4 SDRAM区域CAn = CA9
2M
×
8 SDRAM区域CAn = CA8
1M
×
16 SDRAM区域CAn = CA7
除了列地址， A 10用于调用
在脉冲串的末端autoprecharge操作读或
写周期。如果A10的高， autoprecharge被选择并
A11定义银行预充电（低=银行A，
高= B银行） 。如果A10为低， autoprecharge被禁用。
在一个预充电命令周期，A10是用在
与A11一起使用，以控制哪些银行（县）
预充电。如果A10很高，无论是银行A和银行B将
预充电不论A11的状态。如果A10的低，
那么A11是用来哪家银行定义为预充电。
选择哪家银行是活跃。 A11的低选择A银行
和A11高选择银行B.
数据输入/输出引脚以相同的方式操作为上
传统的DRAM 。
CS
输入
脉冲
RAS
CAS
WE
A0 - A10
输入
脉冲
活跃
低
–
输入
水平
A11 （BS）的
DQX
输入
水平
–
–
输入
水平
产量
半导体集团
4
1998-10-01
