电气规格
5.16增强型主机端口接口（ EHPI ）时序
表5-35和表5-36假设检验在推荐工作条件下（见图5-28
通过图5-32 ） 。
表5-35 。 EHPI时序要求
号
E11
E12
E13
E14
E15
E16
E17
E18
E19
E20
VC5510-160
VC5510-200
民
t
素（ HASL ， HDSL ）
t
H（ HDSL - HASL ）
t
SU（ HCNTLV ， HDSL ）
t
H（ HDSL ， HCNTLIV ）
t
W（ HDSL ）
t
W（ HDSH ）
t
SU（ HDV - HDSH ）
t
H（ HDSH - HDIV ）
t
SU（ HCNTLV - HASL ）
t
H（ HASL - HCNTLIV ）
建立时间，具有低HDS前低
保持时间后， HDS低低
建立时间（ HR / W ， HA [ 19 ： 0 ]
HCNTL [ 1 ： 0 ] ）有效之前HDS低
保持时间（ HR / W ， HA [ 19 ： 0 ] ， HCNTL [ 1 ： 0 ] ）后无效HDS低
脉冲持续时间， HDS低
脉冲持续时间， HDS高
建立时间， HD总线写数据有效之前， HDS高
保持时间后， HDS HD高总线写数据无效
建立时间（ HR / W ， HCNTL [ 1 ： 0 ] ）之前有效低
保持时间（ HR / W ， HCNTL [ 1 ： 0 ] ）有效后低
4
3
4
4
4P
4P
5
3
5
3
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
P = 1 / CPU时钟频率纳秒。例如，在200 MHz的运行部件时，使用P = 5纳秒。
表5-36 。 EHPI开关特性
号
参数
延迟时间， HDS低到HD总线上读取数据的驱动
（存储器访问）
延迟时间， HDS低到HD总线上读取数据有效
（存储器访问）
延迟时间， HDS低到HD总线上读取数据的驱动
（寄存器访问）
延迟时间， HDS低到HD总线上读取数据有效
（寄存器访问）
禁止时间， HDS高到HD总线上读取的数据无效
延迟时间， HDS低到HRDY低（在读）
延迟时间， HD总线有效到HRDY高（在读）
延迟时间， HDS高到低HRDY （写入时）
延迟时间， HDS高到HRDY高（在写入时）
14P+10
2
16
6
VC5510-160
VC5510-200
民
E1
E2
E4
E5
E6
E7
E8
E9
E10
单位
最大
16
ns
ns
16
16
16
ns
ns
ns
ns
ns
ns
ns
t
D（ HDSL -HDD ）M
t
d(HDSL-HDV1)M
t
D（ HDSL -HDD ）R
t
D（ HDSL - HDV ）R
t
DIS （ HDSH - HDIV ）
t
D（ HDSL ， HRDYL ）
t
D（ HDV - HRDYH ）
t
D（ HDSH - HRDYL ）
t
D（ HDSH - HRDYH ）
6
14P+10
6
P+10
P = 1 / CPU时钟频率纳秒。例如，在200 MHz的运行部件时，使用P = 5纳秒。
EHPI延迟依赖于DMA通道活性，它们的优先级和它们的源/目的端口数。显示的延迟假设
无竞争CPU或DMA活动到存储器资源由EHPI被访问。
80
SPRS076J
2000年6月 - 修订2004年7月
