电气规格
5.8.3同步DRAM （ SDRAM ）时序
表5-11和表5-12假设检验在推荐工作条件下（见图5-8通过
图5-13 ） 。
表5-11 。同步DRAM周期的时序要求
号
SD7
SD8
t
SU（ DV- CLKMEMH ）
t
H（ CLKMEMH - DV ）
建立时间， CLKMEM高之前读取数据有效
保持时间， CLKMEM高后读取数据有效
VC5510-160
VC5510-200
民
5
2
最大
ns
ns
单位
表5-12 。同步DRAM周期的开关特性
号
SD1
SD2
SD3
SD4
SD5
SD6
SD9
SD10
SD11
SD12
SD13
SD14
SD15
SD16
SD17
SD18
t
D（ CLKMEMH - CEL ）
t
D（ CLKMEMH - CEH ）
t
D（ CLKMEMH - BEV ）
t
D（ CLKMEMH - BEIV ）
t
D（ CLKMEMH -AV ）
t
D（ CLKMEMH - AIV ）
t
D（ CLKMEMH - SDCASL ）
t
D（ CLKMEMH - SDCASH ）
t
D（ CLKMEMH - DV ）
t
D（ CLKMEMH - DIV ）
t
D（ CLKMEMH - SDWEL ）
t
D（ CLKMEMH - SDWEH ）
t
d(CLKMEMH-SDA10V)
t
d(CLKMEMH-SDA10IV)
t
D（ CLKMEMH - SDRASL ）
t
D（ CLKMEMH - SDRASH ）
参数
延迟时间， CLKMEM高到低CEX
延迟时间， CLKMEM高CEX高
延迟时间， CLKMEM高BEX有效
延迟时间， CLKMEM高BEX无效
延迟时间， CLKMEM高到地址有效
延迟时间， CLKMEM高到地址无效
延迟时间， CLKMEM高到低SDCAS
延迟时间， CLKMEM高SDCAS高
延迟时间， CLKMEM高到数据有效
延迟时间， CLKMEM高到数据无效
延迟时间， CLKMEM高到低SDWE
延迟时间， CLKMEM高SDWE高
延迟时间， CLKMEM高SDA10有效
延迟时间， CLKMEM高SDA10无效
延迟时间， CLKMEM高到低SDRAS
延迟时间， CLKMEM高SDRAS高
VC5510-160
VC5510-200
民
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
最大
6
6
6
6
6
6
5
5
5
5
5
5
5
5
5
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
单位
2000年6月 - 修订2004年7月
SPRS076J
61
