电气规格
5.7.2时钟发生器在锁定模式（ DPLL合成已启用）
在CLKIN引脚提供的基准时钟的频率，可以通过N的合成因子相乘
产生内部CPU时钟周期。合成因子由下式确定：
N
+
M
D
L
其中：M =乘法因子在时钟模式寄存器的PLL_MULT段中设置
D
L
=鸿沟的因素在时钟模式寄存器的PLL_DIV字段设置
对于M有效值（乘以）为D 2到31有效值
L
是（通过除） 1 ，2，3和4 。
有关时钟产生配置的详细信息，请参阅
的TMS320C55x DSP外设概述
参考指南
（文献编号SPRU317 ） 。
表5-5和表5-6假设检验在推荐的工作条件和H = 0.5吨
C（ CO）
（见
图5-3 ） 。
表5-5 。 CLKIN在锁定模式时序要求
VC5510-160
号
C7
C8
C9
C10
C11
VC5510-200
民
20
最大
400
6
6
4
4
单位
ns
ns
ns
ns
ns
民
t
C（ CI ）
t
F（ CI）的
t
R（ CI ）
t
W（ CIL ）
t
W（ CIH ）
周期时间， CLKIN
下降时间， CLKIN
上升时间， CLKIN
脉冲持续时间， CLKIN低
脉冲持续时间， CLKIN高
4
4
启用数字锁相环合成
20
最大
400
6
6
时钟频率合成因子和最小CLKIN的周期时间的选择应使所得的CLKOUT周期时间内的
指定范围（T
C（ CO）
).
表5-6 。 CLKOUT在锁定模式开关特性
VC5510-160
号
C1
C2
C3
C4
C5
C6
VC5510-200
最大
14
民
5
1
典型值
t
C（ CI ）
/N
7
1
1
H+1
H+1
H1
H1
C8
C9
H+1
H+1
14
最大
单位
ns
ns
ns
ns
ns
ns
参数
t
C（ CO）
t
D（ Cl- CO）的
t
F（ CO）的
t
R（ CO）
t
瓦特（COL）
t
W（ COH ）
周期时间， CLKOUT
延迟时间， CLKIN高/低到CLKOUT高/低
下降时间， CLKOUT
上升时间， CLKOUT
脉冲持续时间， CLKOUT低
脉冲持续时间， CLKOUT高
C10
C7
CLKIN
C2
C1
CLKOUT
民
6.25
1
典型值
t
C（ CI ）
/N
7
1
1
H1
H1
N =时钟频率合成因子
C11
C5
C3
C6
C4
旁路模式
注一： CLKIN到CLKOUT的波形关系取决于乘法和除法选择的因素。所示的波形关系
图5-3是用于说明仅在定时参数和可能不同根据配置。
图5-3 。外部乘用-N时钟时序
2000年6月 - 修订2004年7月
SPRS076J
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