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SPRS145J - 2000年7月 - 修订2004年11月
TMS320LF2407A ， TMS320LF2406A ， TMS320LF2403A ， TMS320LF2402A
TMS320LC2406A ， TMS320LC2404A ， TMS320LC2403A ， TMS320LC2402A
DSP控制器
引脚功能（续）
表2. LF240xA和LC240xA引脚列表和封装选项
（续）
2403A,
LC2402A
(64-PAG)
和
2402A
(64-PG)
引脚名称
LF2407A
(144-PGE)
2406A
(100-PZ)
LC2404A
(100-PZ)
描述
地址，数据和存储器控制信号（续）
READY被拉低，以增加等待状态的外部访问。
就绪指示外部设备准备一个总线
交易完成。如果设备没有准备好，它拉的
READY引脚为低电平。该处理器将等待一个周期，并检查
再次准备好。注意该处理器执行
READY检测，如果至少有一个软件等待状态
编程。为了满足外部READY时序参数，
等待状态发生器控制寄存器（ WSGR ）应
设定为至少一个等待状态。 （ ↑ ）
微处理器/微计算机模式的选择。如果该引脚为低电平
在复位期间，该设备被置于微型计算机模式和
程序开始执行时的内部程序存储器的0000H
（闪存EEPROM ） 。复位过程中的高值将器件置于
微处理器模式和执行程序开始为0000h
的外部程序存储器。该行设置MP / MC位（第2位
在SCSR2寄存器）。 （ ↓ ）
高电平有效使能的外部接口信号。如果拉低时，
2407A的行为类似于2406A / 2403A / 2402A -也就是说，它没有
外部存储器，并产生一个非法的地址，如果是DS
断言。该引脚具有内部下拉。 （ ↓ ）
能见度输出使能（有效时数据总线是输出）。该引脚
有效（低电平）时的外部数据总线驱动作为
在可视化模式中输出。可以使用外部解码
逻辑，以防止数据总线争用中的可视性运行时
模式。
位的16位地址总线的0
位的16位地址总线的1
位的16位地址总线的2
位的16位地址总线的3
位的16位地址总线的4
位的16位地址总线的5
位的16位地址总线的6
位的16位地址总线的7
位的16位地址总线的8
位的16位地址总线的9
位的16位地址总线的10
准备
120
MP / MC
118
ENA_144
122
VIS_OE
97
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
80
78
74
71
68
64
61
57
53
51
48
A11
45
位的16位地址总线的11
粗体，斜体引脚名
表示在复位后引脚功能。
GPIO - 通用输入/输出引脚。所有的GPIO拿出复位后输入。
强烈建议VCCA从（从数字地和VSSA ）的数字电源电压隔离，以保持规定的精度
并提高了ADC的噪声抑制能力。
只有当满足所有下列条件： EMU1 / OFF为低， TRST低， EMU0是高
＃无电源引脚（ VDD ， VDDO ， VSS ，或VSSO ）应悬空。所有的电源引脚都必须进行适当的连接正确
设备的操作。
图例：
↑
- 内部上拉
↓
- 内部下拉
（典型的有源上拉/下拉值
±16 A.)
18
邮政信箱1443
休斯敦，得克萨斯州77251-1443
