IDT72V3623 / 72V3633 / 72V3643 CMOS 3.3V SyncBiFIFO

TM

具有总线匹配

256 x 36, 512 x 36, 1,024 x 36

商业级温度范围

时序要求在推荐范围O.供应

电压和工作.REE气温

商业： VCC = 3.3V ± 0.30V ;对于为10ns （ 100 MHz）的运行， VCC = 3.3V ± 0.15V ; TA = 0 ° C至+ 70°C ; JEDEC JESD8 -A标准

IDT72V3623L10

(1)

IDT72V3623L15

IDT72V3633L10

(1)

IDT72V3633L15

IDT72V3643L10

(1)

IDT72V3643L15

符号

f

S

t

CLK

t

CLKH

t

CLKL

t

DS

t

ENS1

t

ENS2

t

RSTS

t

FSS

t

BES

t

SPMS

t

SDS

t

SENS

t

FWS

t

DH

t

ENH

t

RSTH

t

FSH

t

BEH

t

SPMH

t

SDH

t

SENH

t

SPH

t

SKEW1

(3)

t

SKEW2

(3,4)

参数

时钟频率， CLKA或CLKB

时钟周期时间， CLKA或CLKB

脉冲持续时间， CLKA或CLKB高

脉冲持续时间， CLKA和CLKB低

建立时间， A0 - A35 CLKA ↑前和B0 - B35 CLKB ↑前

建立时间，

CSA ，

前CLKA ↑ ;

公务员事务局，

CLKB ↑前

建立时间， ENA ，W / RA和MBA CLKA ↑前; ENB ，

W / RB

和MBB

CLKB ↑前

建立时间，

RS1

or

PRS

LOW CLKA ↑或CLKB ↑前

(2)

建立时间， FS0和FS1前

RS1

高

建立时间，前/ FWFT

RS1

高

建立时间，

SPM

前

RS1

高

建立时间， FS0 / CLKA ↑之前， SD

建立时间， FS1 / SEN CLKA ↑前

建立时间， CLKA ↑前FWFT

CLKA ↑和B0 - B35 CLKB ↑后后保持时间， A0- A35

保持时间，

CSA ，

W / RA ， ENA和CLKA ↑后MBA ;

CSB ，W / RB ，

ENB ，并

MBB后CLKB ↑

保持时间，

RS1

or

PRS

LOW CLKA ↑或CLKB ↑后

(2)

后保持时间， FS0和FS1

RS1

高

保持时间， BE / FWFT后

RS1

高

保持时间，

SPM

后

RS1

高

CLKA ↑后保持时间， FS0 / SD

CLKA ↑后保持时间， FS1 / SEN高

后保持时间， FS1 / SEN高

RS1

高

对于CLKA ↑和CLKB ↑之间的偏移时间

EF /或

和

FF / IR

对于CLKA ↑和CLKB ↑之间的偏移时间

AE

和

AF

分钟。

—

10

4.5

4.5

3

4

3

5

7.5

7.5

7.5

3

3

0

0.5

0.5

4

2

2

2

0.5

0.5

2

7.5

12

马克斯。

100

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

分钟。

—

15

6

6

4

4.5

4.5

5

7.5

7.5

7.5

4

4

0

1

1

4

2

2

2

1

1

2

7.5

12

马克斯。

66.7

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

—

单位

兆赫

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

注意事项：

1.为10ns的速度等级只有： VCC = 3.3V +/- 0.15V ，T

A

= 0 °到+ 70°C ; JEDEC JESD8 -A标准。

2.要求进行计数的时钟边缘的至少四个需要重置的FIFO之一。

3.斜交时间是不正确的设备操作的时序约束包括它只是为了说明CLKA的周期和CLKB的周期之间的时序关系。

4.设计模拟，未经测试。

5.工业级温度范围可通过特殊订单。

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