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40MX和42MX FPGA系列
表37
A42MX24时序特性（标称值为3.3V操作） （续）
（最坏情况下的商业条件，V
CCA
= 3.0V ，T
J
= 70°C)
' -3 '速度
‘–2’Speed
“-1”速度
“标准”速度
“ -F ”速度
参数说明
输入模块预测布线延迟
2
t
IRD1
t
IRD2
t
IRD3
t
IRD4
t
IRD8
FO = 1路由延迟
FO = 2路由延迟
FO = 3路由延迟
FO = 4路由延迟
FO = 8路由延迟
分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。单位
2.6
2.9
3.2
3.5
4.8
2.9
3.2
3.6
3.9
5.3
3.2
3.6
4.0
4.4
6.1
3.8
4.3
4.8
5.2
7.1
5.3
6.0
6.6
7.3
10.0
ns
ns
ns
ns
ns
全局时钟网络
t
长实
t
CKL
t
威尔斯亲王医院
t
PWL
t
CKSW
t
SUEXT
输入从低到高
输入前高后低
最小脉冲
宽高
最小脉冲
宽度低
最大倾斜
FO=32
FO=486
FO=32
FO=486
FO=32
FO=486
FO=32
FO=486
FO=32
FO=486
0.0
0.0
3.0
3.3
3.0
3.3
0.8
0.8
0.0
0.0
4.4
4.8
5.1
6.0
3.3
3.7
3.4
3.7
0.8
0.8
0.0
0.0
4.8
5.3
5.7
6.6
3.8
4.2
3.8
4.2
1.0
1.0
0.0
0.0
5.5
6.0
6.4
7.5
4.5
4.9
4.5
4.9
1.1
1.1
0.0
0.0
6.5
7.1
7.6
8.8
6.3
6.9
6.3
6.9
1.6
1.6
9.1
10.0
10.6
12.4
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
输入锁存外部FO = 32
建立
FO=486
TTL输出模块时序
5
t
DLH
t
DHL
t
ENZH
t
ENZL
t
ENHZ
t
ENLZ
t
GLH
t
GHL
t
LSU
注意事项：
1.对于双宏模块，使用吨
PD1
+ t
RD1
+ t
PDN
, t
CO
+ t
RD1
+ t
PDN
或T
PD1
+ t
RD1
+ t
SUD
，适当的指令。
2.路由延迟对于典型设计跨最坏情况下的运行工况。这些参数应该被用于估计
器件的性能。布线后的时序分析或模拟需要确定实际性能。
3.数据适用于基于S-模块的宏。从C -模块，构建了连续的宏时序参数可
从定时程序获得。
4.设置和保持时间参数为输入缓冲器锁存器被定义为相对于所述PAD和D输入端。外部设置/
持定时参数必须考虑从外部PAD信号的G输入端延迟。从外部PAD信号延迟
对G输入减去（增加）的内部设置（保持）时间。
5.延迟基于35 pF的负载。
数据 - 垫高
数据对垫低
启用垫Z到高
启用垫Z到低
启用垫高到Z
启用垫低到Z
G-到垫高
G-到垫低
I / O锁存器输出设置最多
0.7
3.4
4.0
3.6
3.9
7.2
6.7
4.8
4.8
0.7
3.8
4.4
4.0
4.4
8.0
7.5
5.3
5.3
0.8
4.3
5.0
4.5
5.0
9.1
8.5
6.0
6.0
1.0
5.0
5.9
5.3
5.8
10.7
9.9
7.2
7.2
1.4
7.1
8.3
7.4
8.2
14.9
13.9
10.0
10.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
v6.0
1-67
