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40MX和42MX FPGA系列
表37
A42MX24时序特性（标称值为3.3V操作）
（最坏情况下的商业条件，V
CCA
= 3.0V ，T
J
= 70°C)
' -3 '速度
‘–2’Speed
“-1”速度
“标准”速度
“ -F ”速度
参数说明
逻辑模块组合函数
1
t
PD
t
PDD
内部阵列模块延时
内置解码模块延时
分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。单位
2.0
1.1
1.8
2.2
2.1
2.5
2.5
3.0
3.4
4.2
ns
ns
Logic Module的预测布线延迟
2
t
RD1
t
RD2
t
RD3
t
RD4
t
RD5
FO = 1路由延迟
FO = 2路由延迟
FO = 3路由延迟
FO = 4路由延迟
FO = 8路由延迟
1.7
2.0
1.1
1.5
1.8
1.3
1.6
2.0
2.3
3.7
1.4
1.8
2.2
2.6
4.2
1.7
2.1
2.6
3.1
5.0
2.3
3.0
3.7
4.3
7.0
ns
ns
ns
ns
ns
逻辑模块顺序时序
3, 4
t
CO
t
GO
t
SUD
t
HD
t
RO
t
SUENA
t
HENA
t
WCLKA
t
WASYN
触发器的时钟到输出
锁存门到输出
触发器（锁存器）建立时间
触发器（锁存）保持时间
触发器（锁存器）复位到输出
触发器（锁存器）启用设置
触发器（锁存器）启用保持
触发器（锁存器）时钟活动
脉冲宽度
触发器（锁存器）异步
脉冲宽度
0.6
0.0
4.6
6.1
0.4
0.0
2.0
0.6
0.0
5.2
6.8
2.1
3.4
0.5
0.0
2.2
0.7
0.0
5.8
7.7
2.0
1.9
0.6
0.0
2.5
0.8
0.0
6.9
9.0
2.3
2.1
0.7
0.0
2.9
1.2
0.0
9.6
12.6
ns
2.7
2.5
0.9
0.0
4.1
3.7
3.4
ns
ns
ns
ns
ns
ns
ns
ns
输入模块传输延迟
t
INPY
t
INGO
t
INH
t
INSU
t
ILA
注意事项：
1.对于双宏模块，使用吨
PD1
+ t
RD1
+ t
PDN
, t
CO
+ t
RD1
+ t
PDN
或T
PD1
+ t
RD1
+ t
SUD
，适当的指令。
2.路由延迟对于典型设计跨最坏情况下的运行工况。这些参数应该被用于估计
器件的性能。布线后的时序分析或模拟需要确定实际性能。
3.数据适用于基于S-模块的宏。从C -模块，构建了连续的宏时序参数可
从定时程序获得。
4.设置和保持时间参数为输入缓冲器锁存器被定义为相对于所述PAD和D输入端。外部设置/
持定时参数必须考虑从外部PAD信号的G输入端延迟。从外部PAD信号延迟
对G输入减去（增加）的内部设置（保持）时间。
5.延迟基于35 pF的负载。
输入数据垫到-Y
输入锁存栅 -
产量
输入锁存保持
输入锁存建立
锁存主动脉冲宽度
0.0
0.7
6.5
1.4
1.8
0.0
0.7
7.3
1.6
1.9
0.0
0.8
8.2
1.8
2.2
0.0
1.0
9.7
2.2
2.6
0.0
1.4
13.5
3.0
3.6
ns
ns
ns
ns
ns
1 -6 6
v6.0
