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PSD834F2V
PLDS
在可编程逻辑器件带来可编程逻辑的功能
到PSD 。指定逻辑的可编程逻辑器件后
使用PSDsoft中快速的PSDabel工具，该
逻辑被编程到器件和可用
上电时。
表12. DPLD和CPLD输入
输入源
MCU地址总线
1
MCU控制信号
RESET
掉电
端口A的输入
宏单元
端口B输入
宏单元
端口C输入
宏单元
端口D投入
页寄存器
宏单元AB
反馈
宏单元BC
反馈
第二Flash
内存的程序
状态位
输入名称
A15-A0
CNTL2-CNTL0
RST
PDN
PA7-PA0
PB7-PB0
PC7-PC0
PD2-PD0
PGR7-PGR0
MCELLAB.FB7-
FB0
MCELLBC.FB7-
FB0
就绪/忙
数
of
信号的
16
3
1
1
8
8
8
3
8
8
8
1
注：1。地址输入A19 - A4在80C51XA模式。
该PSD包含两个可编程逻辑器件：译码PLD
（ DPLD ）和复杂可编程逻辑器件（CPLD） 。在可编程逻辑器件
在接下来的几个段落进行了简要论述，
并且在部分更详细地题为“解码
PLD （ DPLD ） “ ，第29页，题为节
“复杂可编程逻辑器件（ CPLD ） ” ，也第30页图
图10示出了可编程逻辑器件的配置。
该DPLD进行了选择地址译码
对于内部部件，如存储器的信号，
寄存器和I / O端口。
CPLD的可用于逻辑功能，如
可装载计数器和移位寄存器，状态马
。中国，和编码和解码逻辑。这些
的逻辑功能可以用16来构造
输出宏单元（ OMC ） ， 24输入宏单元
（IMC） ，和与数组。 CPLD的也可以是
用于生成外部片选（ ECS0-
ECS2 ）信号。
与门阵列被用来形成乘积项。
这些产品的术语使用PSDabel规定。
输入总线组成的73信号连接
在可编程逻辑器件。该信号示于表12 。
在PSD睿频位
在PSD的可编程逻辑器件可以减少功率变
消费关掉，当输入保持非
改变为大约70纳秒的时间过长。
重置睿频位为0（ 3位PMMR0的）非盟
tomatically会将可编程逻辑器件进入待机状态，如果没有IN-
看跌期权正在发生变化。开启Turbo模式关闭
增加传播延迟，同时降低pow-
呃消耗。看到标题为“POWER
管理“ ，第55页，关于如何设置的多宝鱼
博位。
此外， 5位是提供给PMMR2
进入可编程逻辑块MCU的控制信号。
这降低了功耗，并且可以使用
只有当不使用这些MCU的控制信号
在PLD逻辑方程。
每两个可编程逻辑器件具有独特的特点
适合的应用。它们被描述在
以下各节。
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