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DDR SDRAM 256Mb的电子芯片（ X4，X8 ）
系统注意事项：
一。上拉转换速率是在测试条件下characteristized如图2 。
测试点
产量
50
VSSQ
图2 ：拉压摆率测试负载
B 。下拉转换速率是在图3所示的试验条件下测得的。
VDDQ
50
产量
测试点
图3 ：下拉摆率测试负载
DDR SDRAM
。 （ - 320 mV的+/- 250 mV的VDDQ / 2 ）上拉压摆率之间测量
下拉摆率之间的测量（ VDDQ / 2 + 320 mV的+/- 250 mV的）
上拉和下拉转换速率的条件，以满足对数据的任何图案，包括所有的输出开关，只有一个输出
切换。
例如：对于典型的压摆率， DQ0被切换
对于minmum压摆率，所有DQ位无论从高分到低分，或从低到高的开关。
剩下的DQ位保持不变为以前的状态。
。评估条件
典型： 25
°C
（T环境） ， VDDQ = 2.5V （对于DDR266 / 333 ）和2.6V （对于DDR400 ） ，典型的过程
最小： 70
°C
（T环境） ， VDDQ = 2.3V （对于DDR266 / 333 ）和2.5V （对于DDR400 ） ，缓慢 - 缓慢的过程
最大： 0
°C
（T环境） ， VDDQ = 2.7V （对于DDR266 / 333 ）和2.7V （对于DDR400 ），快速 - 快速处理
。上拉转换速率，以下降沿摆率的比率被指定为相同的温度和电压，在整个温度和
电压范围。对于一个给定的输出，它代表了上拉和下拉驱动器由于工艺变化之间的最大区别。
F。资格目的的典型条件下验证。
克。只有TSOPII封装divices 。
小时。仅适用于运行在高达每引脚266 Mbps的。
我。降容系数将用于增加TIS和TIH在将输入转换率低于0.5V / ns的情况下
如表2所示的输入转换速率是基于对由任一的VIH （AC）到VIL （AC） detemined的压摆率的较小或
VIH （DC）为VIL （ DC）时，类似地进行上升的过渡。
学家甲降级因数将被用来增加在DQ ， DM和DQS摆率不同的情况下的TDS和TDH ，如示于表3 & 4 。
输入转换率是基于AC- AC三角洲上升较大，下降速率和DC-DC三角洲崛起，输入转换率的基础上的较小
无论是通过VIH（ AC）到VIL （ AC）或VIH （ DC）到VIL （ DC ） ，同样的上升转变确定的压摆率。
增量的上升/下降速度的计算公式为：
{ 1 /（压摆率1 ） } - { 1 /（压摆率2 ）}
例如：如果压摆率1 0.5 V / ns的与压摆率2为0.4 V / ns的，那么增量的上升，下降速率为 - 的0.5ns / V 。使用表中给出，这
将导致需要增加在TDS和100ps的TDH 。
。表3用于增加TDS和TDH中的情况下的I / O转换速率低于0.5伏/毫微秒。在I / O转换速率是基于较小
在交流中的较小者 - 交流转换速率和DC-DC转换速率。该inut压摆率是基于的压摆率震慑较小
通过任一的VIH （交流）为VIL （交流）或VIH （DC）为VIL （ DC）时，同样地，对于上升的过渡开采。
米。 DQS ， DM ，和DQ输入转换率规定为防止数据的双时钟和维护建立和保持时间。信号transi
通过DC地区的业必须是单调的。
修订版1.3日。 2005年
