ICS9147-12
引脚说明
引脚数
1
2
3, 10, 17, 24, 31,
31, 37, 43
4
5
6, 20,
7, 15
8
9, 11, 12, 13, 14, 16
18
19
21
22
23
25, 28,34
26, 27, 29, 30,
32, 33, 35, 36
38, 39, 41, 42
40, 46
44
45
47
48
FS2
REF1
REF0
GND
X1
X2
N / C
VDD2
PCICLK_F
PCICLK （0： 5）
FS0
FS1
VDD4
48MHz
24MHz
VDD3
SDRAM（ 0：7 ）
CPUCLK （0 ：3）的
VDDL
PD ＃
IOAPIC
REF2
VDD1
引脚名称
TYPE
IN
OUT
OUT
PWR
IN
OUT
-
PWR
OUT
OUT
IN
IN
PWR
OUT
OUT
PWR
OUT
OUT
PWR
IN
OUT
OUT
PWR
描述
锁存输入频率选择二
1
参考时钟输出
参考时钟输出
接地（公共）
晶体或参考输入，名义上14.318兆赫。包括
内部负载上限从X2 GND和反馈电阻。
晶振输出，包括内部负载上限至GND 。
引脚没有内部连接
供应PCICLK_F和PCICLK （ 0 ： 5 ）
自由运行PCI时钟
PCI时钟
频率选择0输入
1
频率选择输入1
1
供应为48MHz和24MHz的时钟
48MHz的驱动器输出的USB时钟
24MHz的驱动器输出的超级I / O时钟
供应SDRAM （ 0 ： 7 ）
SDRAM的时钟， CPU速度
CPUCLK时钟输出，搭载VDDL
供应CPUCLK （ 0 ： 3 ） & IOAPIC
断电停止所有的时钟低，禁止振荡器和
内部VCO的。
2
IOAPIC时钟输出，在晶振频率本站由VDDL
参考时钟输出。
供应REF （ 0 ： 2 ） ， X1， X2
注1 ： nomimally 100K至120K在3.3V上显示输入内部上拉电阻。
注2： PD ＃输入引脚有保护二极管钳位到VDDL供电。如果VDDL未连接到VDD时， （即
VDDL = 2.5V ， VDD = 3.3V ），则该输入必须有一个串联电阻，如果逻辑高被连接到VDD。该输入
串联电阻提供电流限制钳位二极管。对于一个上拉至VDD应该是1千欧姆以上的PD ＃
引脚连接到VDD 。如果PD ＃引脚被驱动逻辑搭载3.3V ，然后一个100Ω的串联电阻会suffcient 。
2
