LTC2424/LTC2428
应用信息
2.7V至5.5V
V
CC
0.1V
到V
CC
–0.12V
REF
TO 1.12V
REF
F
O
V
CC
CSMUX
t
EOCtest
CSADC
SCKCLK
测试EOC
SDO
高阻
高阻
测试EOC
bit 23为1 BIT22 BIT21 BIT20 BIT19 BIT18
SIG EXR MSB
BIT4 BIT3 BIT2 BIT1
BIT0
最低位
高阻
测试EOC
D
IN
不在乎
图16.内部串行时钟时序图
当测试EOC ，如果转换结束（ EOC = 0 ） ，
该设备将退出睡眠状态，然后输入数据输出
状态，如果CSADC仍然很低。为了防止
从设备退出低功耗睡眠状态， CSADC
必须拉SCK的第一个上升沿之前高。在
内部SCK定时模式， SCK变为高电平，
设备开始输出数据在时间t
EOCtest
后
CSADC的下降沿（如果EOC = 0）或叔
EOCtest
EOC后
变向低电平（如果CSADC为低电平的下降沿时
EOC ） 。 t的值
EOCtest
是23μs ，如果该设备在使用其
内部振荡器（F
0
=逻辑低或高） 。若F
O
驱动
通过频率f的外部振荡器
EOSC
，则T
EOCtest
is
3.6/f
EOSC
。如果CSADC之前时间t拉高
EOCtest
中，
设备仍处于睡眠状态。转换结果是
在内部静态移位寄存器中保存。
如果CSADC保持低电平长于吨
EOCtest
，该网络首先上升
会发生SCK的边缘和转换结果是串联
移出SDO引脚。该数据输出周期的开始上
SCK的这个第一个上升沿和24日结束后，
上升沿。数据被移出SDO引脚上的每个下落
U
W
U
U
= 50Hz的抑制
=外部振荡器
= 60Hz抑制
CS
10k
LTC2424/LTC2428
FS
SET
CH0
TO CH7
MUXOUT
ADCIN
ZS
SET
GND
CSMUX
CSADC
SCK
CLK
D
IN
SDO
EN
D2
D1
D0
不在乎
24248 F16
SCK的边缘。内部产生串行时钟输出
在SCK引脚。这个信号可以被用于移
转换结果的外部电路。 EOC可
锁定在SCK的第一个上升沿和的最后位
在SCK的第24个上升沿转换结果。后
第24个上升沿， SDO变高（ EOC = 1）， SCK保持
高，新的转换开始。
而在内部串行时钟模式下运行，在SCK
ADC的输出可被用作多路转换器的时钟
（CLK） 。
IN
被锁存到多路转换器的上升
CLK的边缘。如图16所示，多路转换器
通道由串行移位中选择的4位字到
D
IN
脚在CLK的上升沿。第一位是一个使能
位，它必须为高电平，以便编程一个信道。该
接下来的三个位决定选择哪个通道，请参阅
表3.在CSADC的上升沿（下降沿的边沿
CSMUX ），新的信道被选择，将是有效
下一次转换。若D
IN
数据期间保持低电平
输出状态时，前面的通道选择仍然有效。
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