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集成
电路
系统公司
ICS853031
L
OW
S
KEW
, 1-
TO
-9
D
。微分
-
TO
-2.5V / 3.3V LVPECL / ECL F
ANOUT
B
UFFER
A
PPLICATION
I
载文信息
W
IRING的
D
。微分
I
NPUT TO
A
CCEPT
S
炉火
E
NDED
L
EVELS
图2
显示了差分输入可连接到接受
单端水平。参考电压V_REF = V
CC
/ 2是
由偏置电阻器R1， R2和C1产生的。该偏置电路
应位于尽可能接近到输入引脚。比
的R1和R2可能需要进行调整，以在定位V_REF
中心的输入的电压摆幅。例如，如果输入
时钟的摆幅只有2.5V和V
CC
= 3.3V ， V_REF应该是1.25V
和R 2 / R 1 = 0.609 。
V
CC
R1
1K
CLK_IN
+
V_REF
-
C1
0.1uF
R2
1K
F
IGURE
2. S
炉火
E
NDED
S
IGNAL
D
分料
D
。微分
I
NPUT
T
发芽
为
3.3V LVPECL
UTPUTS
驱动50Ω传输线。匹配阻抗技术
应使用以最大化操作次数最小化
信号失真。
图3A和3B
显示两个不同的布局
这些建议仅作为指导。其它合适的时钟
布局可能存在，它会建议董事会
设计师模拟，以保证兼容所有印刷
电路和时钟组件的工艺变化。
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出，
产生ECL / LVPECL兼容的输出。因此，端端接
荷兰国际集团电阻器（直流电流路径接地）或电流源
必须用于功能性。这些输出被设计成
Z
o
= 50
3.3V
125
125
FOUT
鳍
Z
o
= 50
Z
o
= 50
FOUT
50
1
RTT =
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50
V
CC
- 2V
RTT
鳍
Z
o
= 50
84
84
F
IGURE
3A 。 LVPECL
安输出
T
发芽
853031AY
F
IGURE
3B 。 LVPECL
安输出
T
发芽
REV 。 B 2004年9月16日
www.icst.com/products/hiperclocks.html
9
