初步
集成
电路
系统公司
ICS84327
C
RYSTAL
-
TO
-3.3V LVPECL
F
Characteristic低频
S
YNTHESIZER W
/I
NTEGRATED
F
ANOUT
B
UFFER
A
PPLICATION
I
载文信息
P
OWER
S
UPPLY
F
ILTERING
T
ECHNIQUES
如在任何高速模拟电路，电源引脚
易受随机噪声。该ICS84327另行提供
率电源隔离任何高开关
从输出到内部PLL噪声。 V
CC
, V
CCA
和V
CCO
应该分别连接到电源平面
通过过孔和旁路电容应用于每个
引脚。为了达到最佳的抖动性能，电源异
LATION是必需的。
图1
说明了一个10Ω的电阻沿
用10μF和.01μF旁路电容应CON
连接至各V
CCA
引脚。
3.3V
V
CC
.01F
V
CCA
.01F
10
F
10
F
IGURE
1. P
OWER
S
UPPLY
F
ILTERING
T
发芽FOR
3.3V LVPECL
安输出
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出，
产生ECL / LVPECL兼容的输出。因此， termi-
内廷电阻（直流电流路径接地）或电流
源，必须使用功能。这些输出
设计用于驱动50Ω传输线。阻抗匹配
技术应该被用于最大化操作
次数最小化信号失真。
图2A和2B
显示这只是推荐了两款不同的布局
作为指导。其它合适的时钟布局可能存在的，它
会被推荐的电路板设计到仿真
在所有的印刷电路和时钟保证兼容性
组件的工艺变化。
3.3V
Z
o
= 50
FOUT
鳍
125
Z
o
= 50
FOUT
50
50
V
CC
- 2V
RTT
125
Z
o
= 50
鳍
RTT =
1
Z
o
(V
OH
+ V
OL
/ V
CC
– 2) – 2
Z
o
= 50
84
84
F
IGURE
2A 。 LVPECL
安输出
T
发芽
F
IGURE
2B 。 LVPECL
安输出
T
发芽
84327AM
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REV 。一个2003年9月18日
