AD7870A
时序特性
1, 2
(V
参数
t
1
t
2
t
3
t
4
t
5
t
6 3
t
7 4
t
8
t
9
t
10
t
115
t
126
t
13
t
14
50
0
60
0
70
57
5
50
0
0
100
370
135
100
10
100
DD
= +5 V
5%, V
SS
= –5 V
5％ ， AGND = DGND = 0V。参见图9和图10）。
在T限制
民
, T
最大
（J版）
单位
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最大值）
条件/评论
CONVST
脉冲宽度
CS
to
RD
建立时间（模式1 ）
RD
脉冲宽度
CS
to
RD
保持时间（模式1 ）
RD
to
INT
延迟
数据访问时间后，
RD
总线释放时间后，
RD
HBEN到
RD
建立时间
HBEN到
RD
保持时间
SSTRB
到SCLK下降沿建立时间
SCLK周期时间
SCLK有效数据延迟。
L
= 35 pF的
SCLK上升沿
SSTRB
总线释放时间后SCLK
笔记
1
在时序规格
黑体字
100％生产测试。在+25所有其他时间的样品进行测试
°C
为确保合规性。所有输入信号均指定
指定tR = tF = 5纳秒（10％至90％的5 V）和从1.6V的电压电平定时
2
串行时机是衡量一个4.7 kΩ的上拉电阻上的SDATA和
SSTRB
在SCLK为2 kΩ的上拉电阻。在所有三个输出电容为35 pF的。
3
t
6
测定与图1的负载电路并且被定义为所需的输出时间跨越0.8V或2.4V。
4
t
7
被定义为当加载的图2的电路来改变0.5伏所需的数据线的时间。
5
SCLK的传号/空比（从1.6伏的电压电平测量）是40/60至40。
6
t
6
SDATA将推动更高的容性负载，但这样会加重吨
12
因为它增加了外部RC时间常数（ 4.7 kΩ的
L
），因此该时间达到2.4V。
特定网络阳离子如有更改，恕不另行通知。
一。高Z到V
OH
B 。高Z到V
OL
A. V
OH
到高阻
B 。 V
OL
到高阻
图1.负载电路的访问时间
图2.负载电路的输出浮法延迟
第0版
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