在主控模式下， SCLK由内部产生，并采购作为输出。 SCLK的以下关系
LRCLK是64× （模式1，图3 ，图4， 5）或32× （模式6,7） 。在从模式下， SCLK为输入。 SCLK时序必须
符合推荐工作条件部分中所示的时序规范。
2.8.1
主模式
作为主人， TLC320AD58C产生LRCLK ， FSYNC和SCLK从MCLK 。这些信号是
提供用于同步的数字信号处理器（DSP）或其它控制设备的串行端口。
FSYNC用来指定来自ADC的有效数据，这是实现在主模式
1的两种方法。第一是在FSYNC有效数据之前一个单脉冲。这表示起始点
供的数据。帧同步的第二个方法是，在整个有效数据保持FSYNC高
循环，它提供了边界的数据。
LRCLK从MCLK的内部产生。该信号的频率固定在采样频率
f
s
[ MCLK / 256 （ CMODE低）或MCLK / 384 （ CMODE高）。在这个信号为高电平期间，左
信道数据被串行地移位到输出;低时的期间，右声道的数据被移动到
输出。在转换周期与LRCLK的上升沿同步。
五种模式可供选择时，该设备被配置为主机。两种模式都为18位
通信。这些模式彼此了MSB不同的是在一种模式中，而第一传送
LSB被在第二模式下第一转移[参见图2-3 （b）和2-3 （三） ] 。当LSB被转移
首先，数据是右对齐的LRCLK [参见图2-3 （ a）至图2-3（ e）项] 。其他三个主
模式是16位模式。再次，两个模式的差异为MSB优先与低位优先。这两个
模式设置SCLK = LRCLK
×
32.这是成功的一半，其他传输模式使用的频率[见
图2-3 （d）和2-3（ e）项] 。第三个16位模式提供数据MSB在前与后一个时钟延迟
LRCLK [参见图2-3 （ a）所示。
2–4
