3.5
3.5.1
时序要求
时序TLC34076C要求在供应推荐范围
电压和工作温度（见注5 ）
-85
民
DOTCLK频率
CLK0的频率为VGA直通模式
TTL
ECL
11.8
11.8
10
10
35
0
2
2
2
5
5
2
50
30
TTL
ECL
TTL
ECL
4
4
4
4
30
最大
85
85
9.1
9.1
10
10
35
0
2
2
2
5
5
2
50
30
3.5
3.5
3.5
3.5
30
-110
民
最大
110
85
单位
兆赫
兆赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
下表概述了TLC34076C和TLC34076M的时序要求。
TCYC
tsu1
th1
tsu2
th2
tsu3
th3
tsu4
th4
tsu5
th5
tw1
tw2
tw3
3
tw4
4
tw5
周期时间， CLK0 - CLK3 （见图3-2）
时间
3 2)
建立时间， RS0 - RS3 RD或WR ↓前有效
（见图3-1）
后RD或WR低（见图RS3有效 - 保持时间， RS0
3–1)
建立时间， D0 - D7 WR ↑前有效（参见图3-1 ）
保持时间， D0 - D7有效后WR高（见图3-1）
建立时间， VGA0 - VGA7和HSYNC ， VSYNC和
VGABLANK前有效CLK0 - CLK3 ↑ （见图3-2）
保持时间， VGA0 - VGA7和HSYNC ， VSYNC和
VGABLANK有效后CLK0高（见图3-2）
安装时， P0 - SCLK ↑之前P31的有效（见图3-2）
保持时间， P0 - 后P31有效SCLK高（见图3-2）
建立时间， HSYNC ， VSYNC和空白VCLK前有效
低（见图3-2）
保持时间， HSYNC ， VSYNC和空白VCLK ↓后有效
（见图3-2）
脉冲持续时间， RD和WR低（见图3-1）
脉冲持续时间， RD和WR高（见图3-1）
脉冲持续时间， CLK0 - CLK3高（见图3-2）
时间CLK0 CLK3
3 2)
脉冲持续时间， CLK0 - CLK3低（见图3-2）
时间CLK0 CLK3
3 2)
脉冲持续时间， SFlag的/ NFLAG高（见注6
图3-3 ）
注：5. TTL输入信号是0到3V小于3 ns上升了10％和90％之间/下降时间，除非
另有规定。 ECL输入信号VDD -1.8 V至VDD - 0.8 V小于2 ns上升/下降时间
的20 ％和80％之间的水平。对于输入和输出信号，定时基准点是在10％和
90％的信号电平。模拟输出负载低于10 pF的。 D0 - D7的输出负载小于50 pF的。所有
其它输出负载小于50 pF的，除非另有规定。
6.当分裂移位寄存器传输（ SSRT ）功能被启用此参数适用（见第
2.9.1了解详情） 。
3–6
