在HSYNC和VSYNC输入可用于将VGA直通模式和正常模式两者。当
应用程序同时使用VGA直通模式和正常模式，外部多路复用器根据需要来选择
HSYNC和VSYNC在VGA直通模式和正常模式之间。该MUXOUT信号
为此目的而设计（参见第2.10和2.11） 。
该HSYNC ， VSYNC和空白信号有内部流水线延迟，以配合在DAC中的数据
输出。由于采样和锁存时序延迟，有可能以后的空白，以有活动SCLK脉冲
输入被激活。 VCLK和SCLK和内部VCLK的样品和闩锁之间的关系
延时需要仔细审查和编程（见第2.3和图2-2和2-3的更多
详细说明） 。
如图2-6为IOG DAC输出，有效的HSYNC和VSYNC信号关闭同步电流
源（流水线延迟后）独立的空白信号电平的。在实际应用中， HSYNC和
VSYNC只应有效（低电平）时， BLANK有效（低电平） 。
以改变的，在正常模式下的HSYNCOUT和VSYNCOUT输出极性时，MPU必须设置
或清除在通用控制寄存器的相应位（见第2.11.1 ） 。再次，这两个位
仅影响正常的模式，而不是VGA直通模式。这些位默认为1 。
2.9
分裂移位寄存器传输VRAMs和特殊半字节模式
以下段落描述分割移位寄存器的操作实现从转移时，
VRAMs ，以及使用特殊的半字节方式的。特殊半字节方式提供的4位的变
像素模式与16位总线宽度。
2.9.1
分裂移位寄存器传输VRAMs
该TLC34076直接支持分裂移位寄存器传输（ SSRT ） VRAMs 。为了使VRAMs
进行分割移位寄存器传输，额外的SCLK周期必须在空白序列中插入。
这启动时SSRT启用位被设置为1，则SNM位复位为0 ，并在上升沿
检测SFlag的/ NFLAG输入端。在20纳秒的上升沿产生一个SCLK的脉冲
在SFlag的/ NFLAG信号。最小15 ns的高逻辑电平持续提供满足所有15纳秒
VRAM的要求。通过控制SFlag的/ NFLAG上升时间，该延迟时间由的上升沿
VRAM TRG信号SCLK可以满意。在SCLK的关系， SFlag的/ NFLAG和
BLANK信号，如图2-9所示。
空白
SSRT启用
（一般控制
寄存器位2 ）
SFlag的/ NFLAG
输入
SCLK
图2-9 。间SFlag的/ NFLAG的空白，和SCLK的关系
当SFlag的/ NFLAG被设计成一个RS锁存器进行分离移位寄存器传输时序设置和重置受
BLANK要高，从BLANK高SFlag的/ NFLAG低时延不能超过二分之一的SCLK
周期;否则，在SCLK生成逻辑可能会失败。
2–20
