表2-5 。 VCLK / SCLK分频比的SelectIO （输出时钟选择在十六进制寄存器值）
SCLK
VCLK
5. . .3
{
000
001
010
011
100
101
位
2. . .0
{
DIVIDE
DOTCLK
by
1
2
4
8
16
32
位
000
001
010
011
100
101
1
00
08
10
18
20
28
2
01
09
11
19
21
29
4
02
0A
12
1A
22
2A
8
03
0B
13
1B
23
2B
16
04
0C
14
1C
24
2C
32
05
0D
15
1D
25
2D
输出时钟选择寄存器的位
电致化学发光的输入可以被用作一个差分或单端输入。当CLK3输入被用作
单端ECL输入， CLK3必须从外部端接设置的输入共模信号电平。
这可以用一个简单的电阻分压器来实现，如采用全差分ECL的情况。
SCLK是专为直接驱动VRAMs和VCLK设计了如视频控制信号的工作
BLANK和SYNC 。同时SCLK和VCLK被设计成通用的移位时钟和视频时钟，
分别为，他们还与TMS340x0图形信号处理器（ GSP ） ，直接家庭接口直接。
即使SCLK和VCLK的可独立选择，还有两者之间的关系
在随后的段落中讨论。很多系统方面的考虑都经过精心包括在
设计，使最大的自由度给用户。
在内部，既SCLK和VCLK是从上升沿递增一个共同的时钟计数器产生
在DOTCLK的边缘。因此，当VCLK被启用，它是相SCLK （见图2-1） 。
DOTCLK
VCLK
(DOTCLK/4
作为一个例子）
SCLK
(DOTCLK/2
作为一个例子）
图2-1 。 DOTCLK / VCLK / SCLK关系
内部时钟计数器被重置为0的任何时间输出时钟选择寄存器（位5,4 ， 2,1）都设置
为1，这提供了一种简单的机制来同步多个VIP ，通过设置公知的相
关系的各种系统时钟。人们可以直接写入到输出时钟选择寄存器
导致这种情况发生，或任何不同的复位（ POR为，硬件和软件，请参见第1.5节）也
导致相应的位被写入并且计数器复位。这是由用户提供一些装置
禁用点时钟输入到零件而该复位发生时，当多个部件被
同步。
附录A讨论特定于TMS340x0 GSP的SCLK / VCLK关系。
2–4
