为TTL兼容的输入，当输入时钟选择寄存器被如此编程。使用的时钟源
在上电时为CLK0 ;一种替代源可以通过软件正常运行期间被选择。这
选择的时钟输入时未修饰的像点时钟（表示像素速率在显示器上） 。该
设备不会但是，允许的SCLK和VCLK输出的用户编程（移和视频时钟）
使用输出时钟选择寄存器。输入/输出时钟选择寄存器示于表2- 3 ，
2- 4 ，和2-5 。
表2-3 。输入时钟选择寄存器的格式
BITS
3
0
0
0
0
0
2
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
功能“
选择CLK0时钟源
选择CLK1作为时钟源
选择CLK2的时钟源
选择CLK3为TTL时钟源
选择CLK3为TTL时钟源
1
0
0
0
选择CLK3和CLK3作为ECL时钟源
寄存器位4 ，5，6 ，和7是无关位。
当时钟选择被改变，至少30 ns的延迟之前发生
新的时钟稳定运行。
§ CLK0选择上电时，支持VGA直通模式。
表2-4 。输出时钟选择寄存器的格式
位=
5
0
0
0
0
1
1
1
X
X
X
X
X
X
X
4
0
0
1
1
0
0
1
X
X
X
X
X
X
X
3
0
1
0
1
0
1
X
X
X
X
X
X
X
X
2
X
X
X
X
X
X
X
0
0
0
0
1
1
1
1
X
X
X
X
X
X
X
0
0
1
1
0
0
1
0
X
X
X
X
X
X
X
0
1
0
1
0
1
X
功能“
VCLK频率= DOTCLK频率
VCLK频率= DOTCLK频率/ 2
VCLK频率= DOTCLK频率/ 4
VCLK频率= DOTCLK频率/ 8
VCLK频率= DOTCLK频率/ 16
VCLK频率= DOTCLK频率/ 32
VCLK输出保持在逻辑高电平（默认情况下） §
SCLK频率= DOTCLK频率
SCLK频率= DOTCLK频率/ 2
SCLK频率= DOTCLK频率/ 4
SCLK频率= DOTCLK频率/ 8
SCLK频率= DOTCLK频率/ 16
SCLK频率= DOTCLK频率/ 32
SCLK输出保持在逻辑低电平（默认情况下） §
寄存器位6和7无关位。
当时钟选择被改变，至少30 ns的延迟所产生的新的时钟稳定之前
并运行。
§这些线表示，以支持VGA直通模式所需要的电条件。
2–3
