TMS34020 ， TMS34020A
图形处理器
SPVS004D - 1990年3月 - 修订1993年11月
当时的TMS34020取0级向量地址（复位向量） ，最显著四位
（位地址的一部分）用于加载，它建立的初始状态下的配置数据
大端/小
ENDIAN
模式和CONFIG寄存器中的I / O寄存器描述当前RCA总线配置位
部分。
不像其他的中断和软件陷阱，复位不保存之前的ST或PC值（这也可能发生
在主机启动如果在HSTCTLH的NMIM位被设置为1不可屏蔽的中断）时，由于栈的值
指针之前的复位一般是无效的，并且在堆栈中保存这些值可能会污染有效
存储器位置。一个陷阱0指令，它使用相同的向量地址复位，同样不保存
在ST或PC的值。
断言复位
复位被断言RESET输入引脚为有效低电平启动。要重置TMS34020在上电时，
RESET必须保持低了至少40局部时钟周期（ LCLK1和LCLK2 ）后，功率等级有
趋于稳定。有时比功率可达外， TMS34020可以通过按住RESET为低最小复位
四个本地时钟周期;普惠制将进入34个本地时钟周期的内部复位状态。而在内部
复位状态， RESET为高电平时，会出现内存刷新周期。
复位和多处理器同步
做多TMS34020s共享本地内存的同步使用复位输入。在系统中
其中，所述多处理器接口，用于控制所述接入到一个公共存储器，处理器必须
同步。同步采取RESET高某特定的时间间隔相对于CLKIN内实现。
这可以通过使用CLKIN的时钟重置为接收的TMS34020s来完成。所有TMS34020s是
同步应该使用相同的CLKIN和复位输入。所有的本地存储器和总线控制信号的
应在平行的处理器之间进行连接（无缓冲剂） 。上电后，该处理器
相对于特定的四分之一周期正在进行中不一定同步。 RESET的上升沿
用于通过将Q1周期设置TMS34020到特定四分之一周期。在所有TMS34020s
之后的上升沿同期周期多处理器环境中运行10个周期四分之一
的复位。
复位和DRAM /显存初始化
该TMS34020及其驱动RAS信号无效（高）只要RESET保持低电平。的规格
某些DRAM和VRAM的设备要求在RAS信号被驱动为无效电后1毫秒
是稳定的，以提供对DRAM的适当的条件。通常情况下， 8个周期的RAS ，也需要进行初始化
在DRAM的正常运行。一般情况下，持有RESET为低
t
微秒保证RAS遗体
高初定
t–(10 t
Q
)
微秒。该TMS34020内存控制器会自动将所需的
8 RAS周期的所有复位（上电或内部复位状态后），通过发出CAS先于RAS后
刷新周期它允许CPU访问内存之前。主机必须延迟请求内存中，直到
初始化周期有足够的时间来完成。紧接着复位， TMS34020设置为
执行刷新程序每8个周期。
在比功率达等次，以保持DRAM的内存，并做了复位，复位脉冲不得
超过了DRAM的减去时间的TMS34020刷新存储器的最大刷新间隔。
复位时， TMS34020设置做一个刷新周期每八个本地时钟周期。 32兆赫（ CLKIN ）系统
以D / VRAM中的一个（刷新）银行将在十六分之一的总存储器刷新的完全刷新
间隔。复位脉冲则不应超过约15十六分之所需要的总的刷新间隔的
在DRAM中，以保持记忆的完整性。
如果RESET信号保持低电平长于存储器中指定的最大刷新间隔，则
本地存储器的先前内容可能并不复位后有效。
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