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XC5200系列现场可编程门阵列
主串行模式生成CCLK和接收CON组
从赛灵思串行的配置串行形式成形数据
化PROM 。
CCLK速度可选择为1兆赫（默认） ， 6兆赫，或12
兆赫。配置总是从默认的慢频
昆西，则可以在切换到高频率
第一帧。频率容差为-50 ％至+ 50％。
多户菊花链
所有Xilinx FPGA的XC2000 ， XC3000 ， XC4000 ，以及
XC5200系列使用兼容的比特流格式，可以，
因此，被连接在菊花链中的任意
序列。有，然而，有一个限制。如果链
包含XC5200系列器件，主通常可以 -
不是一个XC2000或XC3000器件。
这样做的原因规则示于
图25 109页。
因为在链中的所有设备都存储相同的长度计数
值，并生成或接收的一个共同序列
CCLK脉冲，他们都承认在长度计数赛
相同的CCLK边缘，作为上的左边缘显示
图25 。
主设备，然后产生额外的
CCLK的脉冲，直到它到达它的终点F的不同
户生成或需要不同数量的附加
CCLK脉冲，直到他们达到F.没有达到F表示的
该装置并没有真正完成其配置，虽然
DONE可能已经偏高，输出开始活跃起来，
和内部复位被释放。对于
XC5200系列器件，没有达到F表示该读
背面不能启动，大部分边界扫描指令
令可以不被使用。
用户拥有的这些相对定时一些控制
事件和能，因此确保他们出现在
适当的时间和结束点F为止。时间所配置
使用受控比特流中生成软件选项。
XC5200器件总是有个CCLK相同数量的
在上电延时，独立的结构的
模式，不同的是XC3000 / XC4000系列器件。以瓜尔
antee在菊花链中的所有设备已完成
上电延迟，绑INIT引脚连接在一起，如图
图27 。
XC3000大师与XC5200系列奴隶
有些设计师希望在使用XC3000器件引线
外设模式和具有所述的I / O引脚
XC5200系列器件的所有可用的用户I / O 。
图22
提供了用于这种情况的解决方案。
这个解决方案要求1的CLB ， 1 IOB和销子，和一个
内部振荡器以高达5兆赫的频率作为一个
时钟源。该XC3000主设备必须被配置
置的晚期内部复位，这是默认选项。
一个CLB和一个IOB中的铅XC3000家族装置
被用于产生所要求的额外的CCLK脉冲
在XC5200系列器件。
当铅设备
移除内部复位信号，在2位的移位寄存器
响应于它的时钟输入，并产生一个低电平有效
输出信号用于后续时钟的持续时间
期。这个输出和之间的外部连接
CCLK从而造成额外的CCLK脉冲。
外设模式
在两个外设模式接受来自一个字节级数据
总线。一个RDY / BUSY状态可作为握手显
宇空。在异步外设模式中，内部振荡
器生成序列化一个CCLK脉冲信号
字节范围内的数据。 CCLK也可以驱动从设备。在
同步模式中，从外部供给的时钟输入到
CCLK序列化的数据。
从串模式
在从串模式下，FPGA接收串行的配置
上的CCLK的上升沿和灰数据，加载后其
配置，传递更多的数据出来，再同步
在CCLK的下一个下降沿。
与相同配置的多个从器件可
有线平行DIN输入。以这种方式，多个设备
可以同时配置。
串行菊花链
不同配置的多个器件可以CON组
已连接在一起以“菊花链”和一个单一的合并的
码流用于从设备的CON连接gure链。
要配置设备的菊花链，电线的CCLK引脚
并联的所有设备，如图
图28页
114.
连接各设备的DOUT来的的DIN
下一个。各牵头或主FPGA和下面的奴隶
通行证重新同步的配置数据从一个未来
单一来源。标题数据，包括长度计数，
穿过，并且由每一个FPGA捕获时，它
认识到0010序言。继长数
数据，每个FPGA输出高DOUT上，直到它有
接收到其所需的数据帧的数目。
经过FPGA接收到它的配置数据，它
经过任何附加的帧起始位和配置
DOUT上的数据。当CON组fi guration总数
存储器初始化后应用于钟表等于价值
24位长度计数的，所述的FPGA开始启动
序列和开始运作起来。 FPGA I / O是
通常发布2个CCLK周期的最后的配置后，
化位被接收。
图25 109页
显示
启动时间为XC5200系列器件。
菊花链位流不是简单的串联
的各个比特流。 PROM文件格式必须
用于位流结合为菊花链CON-
成形。
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1998年11月5日（版本5.2 ）
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