位置：首页 > IC型号导航 > 首字符H型号页 > 首字符H的型号第626页 > HYS72D16000GR > HYS72D16000GR PDF资料 > HYS72D16000GR PDF资料1第25页
HYS72D[16000/32001]GR-[7/8]-A
注册DDR SDRAM模块
应用说明
2.电源应根据在DDR的JEDEC批准的初始化序列进行初始化
SDRAM芯片。
3.稳定时钟到SDRAM中
该系统必须驱动时钟到应用程序的频率（ PLL操作不放心，直到输入时钟
达到20兆赫） 。时钟在SDRAM芯片的稳定性会受所有适用的系统时钟器件，
和时间的分配必须允许所有时钟器件来解决。一旦一个稳定的时钟是在DIMM PLL接收，
所需的PLL稳定时间（假设电源DIMM稳定）为100微秒。当一个
稳定的时钟信号出现在SDRAM的输入（从PLL驱动） ，在DDR SDRAM中，需要200
微秒
之前
SDRAM操作。
4.该系统采用有效的逻辑电平寄存器的DIMM的数据输入（地址和控制
连接器） 。
CKE必须保持低和所有其它输入应被驱动到一个已知的状态。一般来说，这些
命令可以由系统设计者来确定。一种选择是使用一个SDRAM “ NOP ”指令
（与CKE低） ，因为这是由JEDEC初始化序列中定义的第一个命令（理想情况下这会
是一个“ NOP取消选择”命令） 。第二选项是适用于所有的寄存器的输入低电平为
用的寄存器输出的状态保持一致。
5.系统切换RESET为逻辑“高”级别。
在SDRAM现在可以正常运行，准备接收命令。自的RESET信号是异步的，
关于复位定时设置为一个特定的时钟边沿，不需要（在此期间，寄存器的输入
必须保持稳定） 。
6.系统必须保持稳定的寄存器输入到寄存器的正常运转为止。
该寄存器有一个激活时间，允许其时钟接收器，数据输入接收器，和输出驱动器
有足够的时间进行开启和变得稳定。在此期间，系统必须保持有效的逻辑
在步骤5中所描述的水平，也是一个功能性需求，该寄存器保持一个低的状态，在所述CKE
输出，以保证所述的DDR SDRAM继续接收CKE的低电平。注册激活时间
(
t
（ ACT ） ） ，从复位异步切换从低到高，直到寄存器是稳定的，并准备
接受输入信号，被指定在寄存器DIMM做- umentation 。
7.系统可以开始JEDEC的定义的DDR SDRAM上电序列（根据JEDEC-
pproved初始化序列）。
自刷新项（ RESET低，时钟已关闭） - 可选
自刷新可以用来保留的DDR SDRAM DIMM的数据，即使该系统的其余部分被断电
和时钟都关闭。该模式允许在DIMM保留数据，而无需外部时钟的DDR SDRAM芯片。
自刷新模式是一个理想的时间，利用复位引脚，因为这可以减少注册功耗
（ RESET低去激活注册CK和CK ，数据输入接收机和数据输出驱动器） 。
1.系统采用自刷新项命令。
（ CKE →低， CS →低， RAS
→
低，中科院→低， WE →高）
注：该命令一个时钟后到达DDR SDRAM由于在附加寄存器流水线
注册的DIMM 。后此命令发出到SDRAM中，所有的地址和控制和时钟输入的
有条件的SDRAM都不要，除了CKE.The系统Cares-设置RESET的有效
低的水平。
该输入状态将强制所有寄存器的输出为低电平状态，独立的条件对registerm
输入（数据和时钟） ，并确保CKE ，和所有其它的控制和地址信号，是一种稳定的低
在DDR SDRAM的水平。由于RESET信号是异步的，设置有关的复位时序
到一个特定的时钟边沿不是必需的。
2.系统关闭时钟输入的DIMM 。 （可选）
一。为了减少的DIMM的PLL电流，时钟输入端，以在DIMM被关断，从而导致在高Z时钟
输入向SDRAM芯片和寄存器。这必须的复位时间停用后进行
注册（
t
（ INACT ））。在停用时间定义了时间，其中时钟和控制及地址
复位后低已应用，并在寄存器DIMM指定信号必须保持有效电平
文档。
B 。该系统可以释放DIMM地址和控制输入高阻抗。
这可以在寄存器中的RESET停用时间之后进行。停用时间定义了的时候
数据表
25
牧师1.04 ， 2004-01
10282003-ROLI-0GQ8
