MPC9772

表1.引脚配置

针

CCLK0

CCLK1

XTAL_IN ， XTAL_OUT

FB_IN

CCLK_SEL

REF_SEL

VCO_SEL

PLL_EN

MR / OE

FSEL_A [0：1 ]

FSEL_B [0：1 ]

FSEL_C [0：1 ]

FSEL_FB [0： 2]

INV_CLK

STOP_CLK

STOP_DATA

QA[0-3]

QB[0-3]

QC[0-3]

QFB

QSYNC

GND

V

CC_PLL

V

CC

输入

输入

输入

输入

输入

输入

输入

输入

输入

输入

输入

输入

输入

产量

产量

产量

产量

产量

供应

供应

供应

I / O

输入

输入

TYPE

LVCMOS

LVCMOS

类似物

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地

V

CC

V

CC

PLL的参考时钟

另类PLL的参考时钟

晶体振荡器接口

PLL反馈信号输入，连接到一个QFB

LVCMOS时钟基准选择

LVCMOS / PECL参考时钟选择

VCO工作频率选择

PLL使能/ PLL旁路模式选择

输出启用/禁用（高阻态三态）和器件复位

分频器选择银行A输出

分频器选择银行B输出

分频器选择C银行输出

分频器选择的QFB输出

用于输出QC2和QC3时钟相位选择

时钟输入时钟停止电路

配置数据输入时钟停止电路

时钟输出（ A银行）

时钟输出（ B组）

时钟输出（ C银行）

PLL反馈输出。连接到FB_IN 。

同步脉冲输出

负电源

PLL电源正极（模拟电源） 。建议使用外部RC

过滤器的模拟电源引脚V

CC_PLL

。详情请参阅应用部分。

正电源的I / O和内核。所有V

CC

引脚都必须连接到正电源

供应正确操作

功能

表2.函数表（配置控制）

控制

REF_SEL

CCLK_SEL

VCO_SEL

PLL_EN

默认

1

1

1

1

0

选择CCLKx作为PLL的参考时钟

选择CCLK0

选择VCO ÷ 2 。 VCO的频率是由因子2 （低VCO的缩放

频率范围） 。

1

选择晶体振荡器作为PLL的

参考时钟

选择CCLK1

选择VCO ÷ 1 。 （高VCO频率范围）

测试模式，绕过了PLL 。参考时钟被取代为正常操作模式并启用锁相环。

内部VCO输出。 MPC9772是完全静态的，并没有最低频率限制

适用。所有的PLL与交流的特点是不适用的。

QC2和QC3是同相的QC0和QC1

QC2和QC3被反转（ 180°相移）

相对于QC0和QC1

INV_CLK

MR / OE

1

1

输出禁用（高阻态）和器件复位。在上电复位/输出启用（激活）

输出禁止PLL反馈回路是开放的，内部VCO被绑定到

它的最低频率。在MPC9772需要经过PLL锁定任何损失复位。

当外部反馈路径被中断，可能会出现PLL失锁。

复位脉冲的长度应大于一个参考时钟

周期（ CCLKx ） 。该装置由内部上电复位复位（ POR）时

中电电路。

VCO_SEL ， FSEL_A [0：1 ] ， FSEL_B [0：1 ] ， FSEL_C [0：1 ] ， FSEL_FB [0： 2]控制操作的PLL频率范围和输入/输出频率比。

见表3 表6和用于支持的频率范围和输出到输入频率比所述的应用程序部分。

时序解决方案

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