CS42418
开关特性
（对于CQ ，T
A
= -10 + 70 ℃;对于DQ ，T
A
= -40+ 85°C ;
VA = 5 V ， VD = VLC = 3.3 V ， VLS = 1.8 V至5.25 V ;输入：逻辑0 = DGND ，逻辑1 = VLS ，C
L
= 30 pF的）
参数
RST引脚低电平脉冲宽度
PLL时钟恢复采样率范围
RMCK输出抖动
RMCK输出占空比
OMCK占空比
DAC_SCLK ， ADC_SCLK占空比
DAC_LRCK ， ADC_LRCK占空比
（注14 ）
（注15 ）
（注13 ）
符号
民
1
30
-
45
40
45
45
t
SMD
t
LMD
t
DPD
t
lrpd
t
ds
t
dh
t
SCKH
t
SCKL
t
lrckd
t
lrcks
20
20
25
25
0
0
典型值
-
-
200
50
50
50
50
-
-
-
-
-
-
-
-
-
-
最大
-
200
-
55
60
55
55
10
10
50
20
10
30
-
-
-
-
单位
ms
千赫
ps的均方根
%
%
%
%
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
主模式
RMCK到DAC_SCLK ， ADC_SCLK有效边沿延迟
RMCK到DAC_LRCK ， ADC_LRCK延迟
从模式
DAC_SCLK ， ADC_SCLK下降沿到
ADC_SDOUT ， ADC_SDOUT输出有效
DAC_LRCK ， ADC_LRCK边缘到MSB有效
DAC_SDIN建立时间DAC_SCLK崛起之前
EDGE
DAC_SDIN保持时间DAC_SCLK上升沿之后
DAC_SCLK ， ADC_SCLK高电平时间
DAC_SCLK ， ADC_SCLK低电平时间
DAC_SCLK ， ADC_SCLK上升到DAC_LRCK ，
SAI_LRCK边缘
DAC_LRCK ， ADC_LRCK边到DAC_SCLK ，
ADC_SCLK上升
注： 13的CS42418上电后， RST应保持低电平电源和时钟都解决后。
第15页第14见表2建议OMCK频率
15.限制，如果操作上述24.576 MHz的加载上RMCK 1 CMOS负载。
DAC_SCLK
ADC_SCLK
（输出）
DAC_LRCK
ADC_LRCK
（输出）
DA C_LRCK
ADC_LRCK
（输入）
吨lrckd
吨lrcks
t
SCKH
吨SCKL
DA C_SCLK
ADC_SCLK
（输入）
t
SMD
t
LMD
DAC_S DINx
吨lrpd
一个DC_SDOUT
吨DS
吨DH
最高位
吨DPD
MS B-1
RM CK
图56.串行音频接口主控模式时序
图57.串行音频接口从模式时序
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