CS42418
3.5.4
3.5.4.1
一号线模式（ OLM ）配置
OLM配置＃ 1
一个行模式配置＃ 1可以支持多达8个通道DAC数据，以及6通道ADC数据。
这是其中将支持最多24位的样品在48kHz的采样频率的唯一配置
在所有通道DAC和ADC 。
注册/位设置
功能模式寄存器（地址= 03H ）
设置DAC_FMx = ADC_FMx = 00,01,10
设置ADC_CLK_SEL = 0
接口格式寄存器（地址= 04H ）
设置的DIFx位正确的串行格式
设置ADC_OLx位= 00,01,10
设置DAC_OLx位= 00,01,10
杂项。控制寄存器（地址= 05H ）
设置DAC_SP M / S = 1
设置ADC_SP M / S = 1
设置EXT ADC SCLK = 0
配置DAC的串行端口为主机模式。
配置ADC的串行端口掌握模式。
确定外部ADC时钟源作为ADC的串行端口。
选择数字接口格式时不能在同一行模式
选择ADC的工作模式，见下面表格为有效组合
选择DAC操作模式，见下面表格为有效组合
DAC_LRCK必须等于ADC_LRCK ;不支持的采样率转换
配置ADC_SDOUT将主频从DAC_SP时钟。
描述
DAC模式
没有一个行模式
没有一
行模式
一号线模式＃ 1
一号线模式＃ 2
无效
DAC_SCLK=64Fs
DAC_SCLK=128Fs
DAC_LRCK = SSM / DSM / QSM DAC_LRCK = SSM / DSM
ADC_SCLK=64Fs
ADC_LRCK = DAC_LRCK
DAC_SCLK=128Fs
DAC_LRCK = SSM / DSM
ADC_SCLK=64Fs
ADC_LRCK = DAC_LRCK
DAC_SCLK=256Fs
DAC_LRCK = SSM
ADC_SCLK=64Fs
ADC_LRCK = DAC_LRCK
DAC_SCLK=128Fs
DAC_LRCK = SSM / DSM
ADC_SCLK=64Fs
ADC_LRCK = DAC_LRCK
无效
ADC模式
一号线
模式＃ 1
无效
一号线
模式＃ 2
DAC_SCLK=256Fs
DAC_LRCK = SSM
ADC_SCLK=64Fs
ADC_LRCK = DAC_LRCK
MCLK
LRCK
S CLK
MCLK
SDOUT1
SDOUT2
RM CK
一个DCIN1
一个DCIN2
64Fs
一个DC_SCLK
ADC_LRCK
64fs的， 128Fs ， 256Fs
DAC_SCLK
DA C_LRCK
ADC_S DOUT
ADC数据
S CLK _P ORT1
LRCK_PORT1
SDIN_PORT1
S CLK _P ORT2
LRCK_PORT2
CS5361
CS5361
DAC_SDIN1
DAC_SDIN2
DAC_SDIN3
DAC_SDIN4
SDOUT1_PORT2
SDOUT2_PORT2
SDOUT3_PORT2
SDOUT4_PORT2
CS42418
图13. OLM配置＃ 1
DIG ITAL AUDIO
PRO CESSO
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