AD7720
12pF
1k
1k
XTAL
1M
MCLK
AIN =
1.25V
1/2
OP275
1nF
1k
输入电压（+）
Vin的（ - ）
12pF
1k
1nF
迪FF erential
INPUT = 2.5V P-P
VIN （ - ） BIAS
电压= 1.25V
REF1
1k
图30.晶体振荡器连接
1/2
OP275
374k
100nF
374k
10nF
REF2
220nF
外部时钟必须是自由振荡的，并具有最小
上涨的5纳秒的时间。性能下降会导致高
边沿速率增加的耦合，可以在SAM-产生噪音
耦的过程。对于外部时钟的连接图
源（图31）示出了一系列的阻尼电阻器，连接
之间的时钟输出和时钟输入到AD7720 。
最佳的电阻取决于电路板布局和
阻抗迹线连接到时钟输入的。
图28.单端模拟输入双极模式
手术
12pF
AIN =
0.625V
1k
1k
时钟
电路
25–150
MCLK
图31.外部时钟振荡器连接
Vin的（ - ）
1nF
12pF
1/2
OP275
1k
1k
迪FF erential
INPUT = 2.5V P-P
共模
电压= 2.5V
输入电压（+）
1nF
低相位噪声的时钟应该被用来生成ADC的
采样时钟，因为有效的调制采样时钟抖动
了规定的输入信号和提高了噪声基底。采样
时钟发生器应隔离嘈杂的数字电路，
接地和深度去耦至模拟接地层。
采样时钟发生器应参考的模拟
登录接地平面分割地面系统。然而，这是不
总是可能的，因为系统的限制。在许多情况下，
采样时钟必须从较高的频率来导出
即在数字生成的多用途系统时钟
接地平面。如果时钟信号通过它的起源与上
一个数字平面到AD7720对模拟接地平面，所述
两个平面之间的接地噪声直接添加到时钟
并会产生过量的抖动。抖动会引起不必要的
降解的信号 - 噪声比，并产生非
想谐波。
这可以通过发送采样有所弥补
时钟信号作为差分1 ，使用一个小的射频反
前或高速差分驱动器和接收器，如
PECL 。在任一种情况下，原来的主系统时钟应
由低相位噪声晶体振荡器产生。
1/2
OP275
R
REF1
R
OP07
100nF
REF2
220nF
图29.单端至差分模拟输入
电路双极模式操作
1 nF的电容在每个ADC输入存储电荷来帮助
放大器的稳定作为输入被连续切换。一个电阻
器串联在驱动器放大器输出和1 nF的输入
电容器也可以用来创建一个抗混叠滤波器。
时钟发生器
的AD7720包含一个振荡器电路，以允许一个晶体或
外部时钟信号以产生主时钟
ADC。用于与晶体使用的连接图
图30.向晶振生产厂家的建议
化的负载电容。
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