AD7679
MASTER串行接口
内部时钟
的AD7679被配置为生成和提供的串行
当EXT / INT引脚保持低电平数据时钟SCLK 。该
AD7679还产生一个同步信号，以指示主机
当串行数据是有效的。串行时钟SCLK和
SYNC信号如果需要，可以反转。根据不同的
RDC / SDIN输入，数据可以在每次转换后进行读取或
在下面的转换。图38和图39示出
这两种模式的详细时序图。
通常，由于AD7679用于一个快速的吞吐量，所述
主模式转换过程中读取最值得推荐
串行模式。
在阅读过程中转换模式下，串行时钟和数据
切换在适当的时刻，最大限度地减少潜在的馈通
之间的数字活动和关键转换的决策。
在读取后转换模式下，应当注意的是，不像
在其它模式下， BUSY信号的18个数据后返回低电平
位脉冲列，而不是在转换阶段结束时，
这将导致更长的BUSY宽度。
为了适应缓慢数字主机时，串行时钟可以是
通过使用DIVSCLK放缓。
CS ， RD
EXT / INT = 0
RDC / SDIN = 0
INVSCLK INVSYNC = 0 =
t
3
CNVST
忙
t
28
t
29
t
30
t
25
t
18
t
19
t
20
t
21
1
2
3
16
17
SYNC
t
14
t
24
18
t
26
SCLK
t
15
SDOUT
X
D17
D16
D2
D1
D0
t
27
t
16
t
22
t
23
03085-0-040
图38.主串行数据时序读（读转换后）
第0版|第21页28
