位置：首页 > IC型号导航 > 首字符O型号页 > 首字符O的型号第169页 > OR4E02-1BA352C > OR4E02-1BA352C PDF资料 > OR4E02-1BA352C PDF资料1第35页
数据表
， 2002年11月
ORCA
4系列的FPGA
FF它的时钟由一个全球性的主系统时钟。
与非输入寄存器功能的结合
注册的输入为输入信号demultiplex-
荷兰国际集团没有任何额外的资源。在PIO输入
信号被发送到两个输入寄存器，并直接向
未注册的输入（ INDD ） 。该信号被锁存
并输出到路由在INFF 。这些信号然后可以
注册或在PLC的其他方式进行处理。
每个PIO的输入也可以进行输入双数据
速率（DDR） ，无需PLC的资源的功能。
这种类型的方案是必要的DDR应用
这需要从该I / O主频在两个数据
在时钟的边缘。在这个方案中INFF的输入
和INSH被捕获在正和负
在时钟的边缘。
表14. PIO选项
输入
输入速度
float值
注册模式
时钟感
守护者模式
LVDS电阻
产量
输出速度
输出驱动器
当前
输出功能
输出检测
3-StateSense
时钟感
逻辑的选项
I / O控制
时钟使能
置位/复位电平
置位/复位类型
置位/复位优先
GSR控制
选项
速度快，延迟，正常
上拉，下拉，无
锁存器， FF ，快速零保持FF ，
无（直接输入）
倒，倒相
开，关
开，关
选项
速度快，转换
12mA/6mA,6mA/3mA,or
24mA/12mA
正常，快开漏
高电平，低电平有效
高电平，低电平有效
倒，倒相
请参阅表15
选项
高电平，低电平有效，
始终启用
高电平，低电平有效，
无本地复位
同步，异步
行政长官在LSR ， LSR过CE
启用GSR ， GSR禁用
可编程输入/输出单元格
（续）
输入
有对PIO输入许多重大的选项
可以在表中所列的的ispLEVER工具来选择
14.输入可能有一个上拉或下拉电阻
上的输入信号的稳定和功率选择
管理。在一个PIO输入信号被传送到CIB
路由和/或一个快速路由到时钟布线系
统。每PIC 1 PIO的快速输入，也可
开车边时钟网络的快速I / O时序
其他附近的PIO 。
还有一个可编程延迟可在
输入。当启用时，这种延迟会影响INFF和
每个PIO的INDD信号，但不作为时钟输入。该
延迟允许任何信号，以具有保证零保持
时输入。
输入应具有小于100纳秒的转换时间
并且不应该离开浮动。对于如火如荼的输入，
时序特性对于上升/下降时间完成
≥
1 V / ns的。如果不使用任何引脚，则三态与
后自动启用内部上拉电阻
CON组fi guration 。浮动投入增加功率变
消耗，产生振荡，并提高系统
噪声。在LVTTL输入， LVCMOS2和
LVCMOS18模式有approx-的典型迟滞
imately 250毫伏，以减少敏感度输入噪声。该
PIC包含输入电路提供保护
对闩锁和静电放电。
对PIO输入的其它特征涉及到锁存器/
FF结构中的输入路径。在锁存模式中，输入
信号被馈送到该时钟由任革命制度党的闩锁
玛丽，二次，或边的时钟信号。时钟可能
反转或倒相。还有一个本地集合/
复位信号到锁存器。这些信号的感官
也可编程以及有能力
启用或禁用全局置位/复位信号，并选择
的置位/复位优先。相同的控制信号可
也可以用于控制输入锁定/ FF ，当它是
CON组fi gured作为法郎，而不是一个锁存器中，通过加入
用作时钟的另一控制信号的使能。该
PIO被配对在一起，并有独立的CE认证，
每个PIO对置位/复位，并GSRN控制信号。
有两个选项零保持输入捕获的
PIO 。如果输入延迟模式被选择来延迟信号
从输入引脚，可以将数据的注册或
锁存在PIO保证零保持时间
使用全局主系统时钟。快速的零持有
在PIO的输入方式会采用锁存器的优势/ FF
组合快速锁存数据为零保持
使用快速时钟边沿将数据传递到前
莱迪思半导体公司
35
