V
CC3
2k
PD_V
CC
10k
10k
PLL_LOCK
D0 - D19,
SYNC_DETECT_DISABLE
BIAS
GS1522
PD_V
EE
V
EE3
所有片内电阻具有± 20 ％的容差，在室温下。
图。 7 PLL_LOCK输出电路
图。 10数据输入和SYNC_DETECT_DISABLE电路
V
CC
1k
PD_V
CC
10k
IJI
PCLK_IN
5k
V
CC
一个30K
PD_V
EE
V
EE
5k
BIAS
图。 8 IJI输出电路
图。 11 PCLK_IN电路
V
CC
20k
SDO
SDO
BIAS
RESET
10k
+
-
CD_V
EE
R
SET
V
EE
图。 9 SDO / SDO输出电路
图。 12复位电路
8
GENNUM公司
522 - 26 - 00
