表2 ：环路带宽设置选项
BW
因素
282.9kHz
25.72kHz
BW 0.2 UI抖动
调制
指数
1.41MHz
129kHz
RCP1
CCP3
CCP1
CCP2
异步
同步
A
B
开放
50
开放
1.0
1.0
5.6
1.0
5.6
60ms
340ms
1.25s
11.0s
GS1522
13.锁相
锁相电路用于确定所述相
锁定状态。它是通过产生一个正交完成
通过延迟同相时钟（在它的时钟的时钟
下降沿被166ps对准到数据转换）
（ 0.25UI为1.5GHz ）与0.05UI的耐受性。当
PLL被锁定，同相时钟的下降沿是
与数据边沿对齐，如图20中
正交时钟处于逻辑高状态中的附近
输入数据转换。正交时钟进行采样，并
由数据转换的正边沿锁存。该
生成的信号进行低通滤波与一个RC网络。
所述R是一个片6.67kΩ电阻和C
PL
是一个内部
电容（ 31pF ） 。时间常数约为200ns的。
相位校准
EDGE
RE-时序
EDGE
14.输入抖动指标（ IJI ）
同相时钟
此信号指示过度抖动量（超过
正交时钟窗口0.5UI ） ，发生超过
正交时钟窗口
（参见图19）。
所有的输入
正交时钟之外发生的数据转换
窗口中，将被捕获并过滤由低通滤波器
正如上文所述锁相部分。运行时间
平均的转换的正交内部的比率
时钟和正交以外可在
PLCAP / PLCAP销（ 87和85）。一种信号， IJI ，这是
缓冲信号可在PLCAP被设置以便
负荷不会影响滤波器电路。在IJI的信号是
用电源，使得因子引用
V
IJI
/V
CC
是一个恒定的过程和电源
给定的输入抖动调制。该IJI信号输出为10kΩ
阻抗。图21显示了IJI的关系
信号相对于所述正弦波调制的输入抖动。
表3 ： IJI电压为正弦抖动的功能
P-P正弦波抖动UI
IJI电压
4.75
4.75
4.75
4.70
4.60
4.50
4.40
4.30
4.20
4.10
3.95
0.8UI
输入时钟
其抖动
0.00
0.25UI
0.15
0.30
QUADERATURE
时钟
0.39
0.45
0.48
PLCAP信号
0.52
0.55
PLCAP信号
0.58
图。 20 PLL电路原理
0.60
0.63
如果该信号没有被锁定时，数据转换相可以
是相对于所述内部时钟或任何地方
正交时钟。在这种情况下，正规化滤
在正交时钟的样品将是0.5。当VCO是
锁定到输入的数据，数据将只采样
正交时钟，当它为逻辑高电平。归一化
过滤的样品正交时钟将是1.0。我们选择了
0.66的阈值，以产生相位锁定的信号。
因为阈值是小于1，它允许的抖动为
锁相电路把它读成大于0.5UI前
“不是相位锁定” 。
13
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