20兆赫
AC电气特性
（见注1和4
图1
THRU
图5
) V
CC
e
5 0V
g
的10％ ，除非另有指定的T
A
e
0 ℃
a
70℃下
HPC46083 HPC46003
b
40℃
a
85℃ HPC36083 HPC36003
b
40℃
a
105℃ HPC26083 HPC26003
b
55 ℃
a
125℃ HPC16083 HPC16003 （续）
符号和公式
t
DC1ALER
t
DC1ALEF
地址周期
t
DC2ALER
e
t
DC2ALEF
e
t
LL
e
t
ST
e
t
VP
e
t
ARR
e
tC
a
20
tC
a
20
参数
延迟从瑞星CKI
边到ALE上升沿
延迟从瑞星CKI
边到ALE下降沿
从CK2上升延迟
边到ALE上升沿
从CK2上升延迟
边到ALE上升沿
ALE脉冲宽度
地址有效的设置
ALE的下降沿之前
地址有效的保持
ALE的下降沿后
ALE下降沿到RD下降沿
经过有效数据输入
地址输出有效
经过有效数据输入
RD下降沿
RD脉冲宽度
数据输入有效保持
RD上升沿之后
总线RD上升沿之后启用
ALE的下降沿到
WR下降沿
WR脉冲宽度
数据输出有效之前
WR上升沿
数据有效后举行
WR上升沿
ALE的下降沿
到RDY的下降沿
RDY脉冲宽度
民
0
0
最大
35
35
45
45
单位
ns
ns
ns
ns
ns
ns
ns
ns
记
（注1 2 ）
（注1 2 ）
（注2 ）
（注2 ）
t
C
b
9
t
C
b
7
t
C
b
5
t
C
b
5
41
18
20
20
145
95
140
0
85
45
160
145
20
75
100
60
t
加
e
t
C
a
WS
b
55
读周期
t
RD
e
t
RW
e
t
DR
e
t
C
a
WS
b
65
t
C
a
WS
b
10
t
C
b
15
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
（注6 ）
t
RDA
e
t
C
b
15
t
ARW
e
写周期
t
WW
e
t
V
e
t
HW
e
准备
输入
t
DAR
e
t
RWP
e
t
C
t
C
b
5
t
C
a
WS
b
15
t
C
a
WS
b
5
t
C
b
5
t
C
a
WS
b
50
记
C
L
e
40 pF的
注1
这些AC特性都保证与具有上CKI外部时钟驱动占空比为50％和小于15 pF负载上的CKO与上升和下降
时间（T
CKIR
和T
CKIL
）上CKI输入小于2 5纳秒
注2
不要用这些参数设计，除非长江基建驱动以积极的信号，如果使用的是无源晶振电路的稳定性，如果既不能保证
CKI或CKO被连接到任何外部逻辑比晶体电路的无源元件等
注3
t
HAE
是只具备病例有HLD下降沿发生在它目前的CPU周期内执行被接受的最晚时间。如果HLD下降
边缘发生后吨
HAE
只要（ 3吨
C
a
4WS
a
72 t
C
a
100 ），这取决于以下CPU的指令周期的等待状态，并准备投入可能发生
注4
WS （T
等待
） x的预编程的等待状态（数）的最小和最大值的计算，在最大工作频率吨
C
e
20 MHz的
一个等待编程
注5
由于仿真限制
实际的限制会更好
注6
这是由设计保证，而不是测试
4
