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HYS[64/72]D[16x01/32x00/64x20][G/E]U-[5/6/7/8]-B
无缓冲DDR SDRAM模块
电气特性
7)
t
HZ
和
t
LZ
转换发生在相同的访问时间窗作为有效数据的转换。这些参数未提及
到一个特定的电压电平，但指定当该装置已不再是驱动（HZ） ，或者开始驱动（LZ） 。
8 ）的具体要求是， DQS有效（高，低，或对一些有效的过渡或在此CK边缘前点） 。
一个有效的过渡被定义为单调的，并满足该设备的输入端电压变化率规范。当没有被写入
以前在总线上的进步， DQS将过渡给Hi -Z为逻辑低电平。如果先前写在进步，
DQS可以是高，低，或转换从高电平变为低电平，此时，根据
t
DQSS
.
9 ）的最大限制这个参数不是一个设备的限制。该器件采用此参数的更大的价值，但
系统性能（总线周转）相应降低。
10 ）快速压摆率
≥
1.0 V / ns的，缓慢的回转率
≥
0.5 V / ns到< 1 V / ns的为命令/地址和CK & CK摆率> 1.0 V / ns的，
之间测量
V
OH （ AC）
和
V
OL （AC）的
.
11 ）被支撑在仅DDR200设备CAS延时1.5操作
12)
t
RPRES
被定义为CL = 1.5运转
13）对于每一个条款，如果尚未的整数，舍入到下一个最高的整数。
t
CK
等于实际的系统时钟
周期时间。
14 ）最多八个自动刷新命令可以发布到任何给定的DDR SDRAM器件。
表16
参数
AC时序 - 绝对规格-6 / -5
符号
分钟。
–6
DDR333
马克斯。
+0.7
+0.6
0.55
0.55
12
12
12
—
—
—
—
+0.7
+0.7
1.25
+0.40
+0.45
+0.50
+0.55
—
—
分钟。
–0.6
–0.5
0.45
0.45
5
6
7.5
0.4
0.4
待定
待定
–0.6
–0.6
0.75
—
—
—
—
–5
DDR400B
马克斯。
+0.6
+0.5
0.55
0.55
12
12
12
—
—
—
—
+0.6
+0.6
1.25
+0.40
+0.40
+0.50
+0.50
—
—
ns
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
单位注/
测试条件
1)
从CK / CK DQ输出访问时间
从CK / CK DQS输出访问时间
CK高电平宽度
CK低电平宽度
时钟半周期
时钟周期时间
t
AC
t
DQSCK
t
CH
t
CL
t
HP
t
CK
–0.7
–0.6
0.45
0.45
6
6
7.5
t
CK
t
CK
ns
ns
ns
ns
ns
ns
ns
ns
ns
分钟。 （
t
CL
,
t
CH
)
分钟。 （
t
CL
,
t
CH
） NS
CL = 3.0
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
DQ和DM输入保持时间
DQ和DM输入建立时间
控制和地址。输入脉冲宽度（每
INPUT）
DQ和DM输入脉冲宽度（每个输入）
t
DH
t
DS
t
IPW
0.45
0.45
2.2
1.75
–0.7
–0.7
0.75
—
—
—
—
t
DIPW
从CK / CK数据输出高阻抗的时间
t
HZ
从CK / CK数据输出低阻抗时间
t
LZ
写命令1
st
DQS锁存
t
DQSS
过渡
DQS -DQ歪斜（ DQS和DQ相关
信号）
数据保持倾斜因子
DQ / DQS输出保持时间
DQS输入低（高）脉冲宽度（写
循环）
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
2)3)4)5)
t
CK
ns
ns
ns
ns
ns
t
DQSQ
t
QHS
t
QH
t
DQSL ，H
TFBGA
2)3)4)5)
TSOPII
2)3)4)5)
TFBGA
2)3)4)5)
TSOPII
2)3)4)5)
2)3)4)5)
t
HP
–
t
QHS
0.35
t
HP
–
t
QHS
0.35
t
CK
2)3)4)5)
数据表
26
V1.1, 2003-07
