ICS309
S
ERIAL
P
ROGRAMMABLE
T
RIPLE
PLL SS V
ERSA
C
LOCK
S
YNTHESIZER
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应该被放置在靠近每个时钟
输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。
频闪拉电阻
为了使设备在缺省状态下启动时，一
250千欧的上拉电阻是必要的。
去耦电容
对于任何高性能的混合信号IC，该
ICS309必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
ICS309配置能力
该ICS309的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS309还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示为：
输出频率。 = （参考频率） * （M / N） /分频输出
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通孔，应使用
之间的去耦电容和VDD引脚。在PCB
MDS 309摹
在TE碎电路系统
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4
525镭CE街，加利福尼亚州圣何塞， 9512 6
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修订版122704
电话：（ 08 4 ）297 -1 201
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