初步
CY28412
图1.晶体电容澄清
计算负载电容
除了标准的外部调整电容，跟踪
电容和引脚电容，还必须考虑到
正确计算晶体负载。如前面所提到的，
在晶体的每一侧上的电容是串联在
水晶。这意味着上的每一侧上的总电容
晶体必须是两倍于规定的晶体负载电容
（CL） 。而在晶体的每一侧上的电容是在
系列水晶，装饰电容（CE1方式， CE 2）应
计算提供平等的容性负载两侧。
时钟芯片
如先前对的每一侧所提到的，电容
晶体是串联的晶体。这意味着总capac-
itance在晶体的每一侧必须在规定的2倍
负载电容（CL ） 。而在每一侧的电容
水晶是串联的水晶，装饰capac-
itors （CE1方式， CE 2）应计算提供平等的电容
tance装载在两侧。
使用下面的公式来计算微调电容器
值来回回CE1和CE2 。
Ci1
Ci2
针
3 6P
Cs1
X1
X2
Cs2
跟踪
2.8pF
XTAL
Ce1
Ce2
TRIM
33pF
图2.晶体加载实例
PD （掉电）澄清
负载电容（每边）
Ce
= 2 * CL - （CS +次）
总电容（如看到的结晶）
1
1
1
(
CE1 + CS1 + α1
+
CE2 + CS2 + CI2
)
CL ................................................. ..晶体负载电容
CLE
该VTT_PWRGD ＃ / PD引脚是一个双功能引脚。在最初的
上电时，引脚用作VTT_PWRGD ＃ 。一旦
VTT_PWRGD ＃采样为低的时钟芯片，
销假定PD功能。 PD引脚是一个异步
用于关闭所有时钟干净前高有效输入
切断电源的装置。这个信号是同步的
现有器件内部到断电时钟synthe-
分级机。 PD也是通电的异步输入
系统。当PD被置为高电平，所有的时钟都驱动到
关闭压控振荡器和晶体低值和之前举行
振荡器。
PD （断电） - 声明
当PD被采样到高由两个连续的上升沿
CPUC ，所有的单端输出将保持低电平，在他们的下
高向低过渡和差分时钟必须保持高
或高阻（取决于控制寄存器驱动器的状态
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=
CLE .........................................实际装载看到水晶
使用标准值微调电容器
CE ................................................. ....外部微调电容器
CS ..............................................杂散电容（梯田）
次................................................. ..........内部电容
（引线框架，键合线等）
文件编号： 38-07612牧师**
