初步
频率选择引脚（ FS_A ， FS_B和FS_C ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
表1.频率选择表（ FS_A FS_B ）
FS_C
1
0
0
0
0
1
1
1
FS_B
0
0
1
1
0
0
1
1
FS_A
1
1
1
0
0
0
0
1
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
266兆赫
333兆赫
400兆赫
版权所有
SRC
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
CY28412
样品的FS_A ， FS_B和FS_C输入值。对于所有的逻辑
FS_A ， FS_B和FS_C VTT_PWRGD水平＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在FS_A ， FS_B和FS_C变化将被忽略，
测试模式。
USB
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器初始
用于表征来在上电时的默认设置，并且因此使用
这个接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是必需的。
该接口不能被用于pow-系统操作期间使用
呃管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块的读/写操作时，字节必须在SE-访问
quential为了从最低到最高位（最显著位
第一个）与停止后的任何完整的字节的能力，已经
传输。对于字节写和字节读操作时，系
统控制器可以访问单独的索引字节。在场外
集的索引的字节被编码在命令代码，如
在描述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
表3块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
块读协议
描述
文件编号： 38-07612牧师**
第16页3
