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DDR SDRAM
(Rev.1.44)
三月'02
三菱的LSI
M2S56D20 / 30 / 40ATP -75AL ， -75A ， -75L ， -75 ， -10L ， -10
M2S56D20 / 30 / 40AKT -75AL ， -75A ， -75L ， -75 ， -10L ， -10
256M双数据速率同步DRAM
AC时序要求
（大= 0 70
o
C， VDD = VDDQ = 2.5V + 0.2V ， VSS = VSSQ = 0V ，除非另有说明）
符号
TAC
AC特性参数
从CLK // CLK DQ输出有效数据的延迟时间
-75A
分钟。
-0.75
-0.75
0.45
0.45
CL=2.5
CL=2
TDS
TDH
输入设置时间（ DQ ， DM）
输入保持时间（ DQ ， DM）
7.5
7.5
0.5
0.5
1.75
-0.75
-0.75
tCLmin
or
tCHmin
tHP-0.75
0.75
0.35
0.35
0.2
0.2
15
0
0.4
0.25
0.9
0.9
0.4
0.9
0.6
1.1
0.6
1.25
0.75
0.75
0.5
tCLmin
or
tCHmin
tHP-0.75
0.75
0.35
0.35
0.2
0.2
15
0
0.4
0.25
0.9
0.9
0.4
0.9
0.6
1.1
0.6
1.25
最大
0.75
0.75
0.55
0.55
15
15
分钟。
-0.75
-0.75
0.45
0.45
7.5
10
0.5
0.5
1.75
-0.75
-0.75
0.75
0.75
0.5
tCLmin
or
tCHmin
tHP-1.0
0.75
0.35
0.35
0.2
0.2
15
0
0.4
0.25
1.1
1.1
0.4
0.9
0.6
1.1
0.6
1.25
-75
最大
0.75
0.75
0.55
0.55
15
15
分钟。
-0.8
-0.8
0.45
0.45
8
10
0.6
0.6
2
-0.8
-0.8
0.8
0.8
0.6
-10
最大
0.8
0.8
0.55
0.55
15
15
单位
ns
ns
TCK
TCK
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
TCK
TCK
TCK
TCK
TCK
ns
ns
TCK
TCK
ns
ns
TCK
TCK
19
19
16
15
14
14
笔记
从CLK // CLK tDQSCK DQ输出有效数据的延迟时间
总胆固醇
TCL
TCK
CLK高电平宽度
CLK低电平宽度
CLK周期时间
tDIPW DQ和DM输入脉冲宽度（每个输入）
太赫兹
TLZ
从CLK // CLK数据输出高阻抗的时间
从CLK // CLK数据输出低阻抗时间
从DQS DQ TDQSQ有效数据的延迟时间
THP
tQH
时钟半周期
输出DQS有效窗口
tDQSS写命令第一DQS闭锁过渡
tDQSH DQS输入高电平宽度
tDQSL DQS输入低电平宽度
TDSS
tDSH
超过tMRD
DQS下降沿到CLK建立时间
DQS从CLK的下降沿保持时间
模式寄存器设置命令周期时间
tWPRES写序言建立时间
tWPST写后同步
tWPRE写序言
TIS
TIH
输入设置时间（地址和控制）
输入保持时间（地址和控制）
tRPST阅读后同步
tRPRE读序言
三菱电机
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