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DDR SDRAM （ Rev.1.2 ）
六月'01
初步
M2S56D20 / 30 / 40ATP
三菱的LSI
256M双数据速率同步DRAM
笔记
1.所有电压参考VSS 。
2.测试交流时间，国际直拨电话，以及电气，交直流两用的特点，可以在标称参考/电源进行
电压电平，但相关的规范和设备的运行被保证在指定的全电压范围。
3.交流时间和IDD测试可以使用VIL至VIH摆动至1.5V的测试环境，但是输入时间仍
参考VREF （或交叉点// CK ，CK） ，和参数规格都保证了
在正常使用条件下，指定的AC输入电平。最小转换速率为输入信号在1V / ns的
VIL （ AC）和VIH （ AC）之间的范围内。
4.交流和直流输入电平规格如SSTL_2标准定义（即接收器将有效
切换为交叉的AC输入电平的信号的结果，并且将保持在该状态下，只要该信号不
回铃上（下）直流输入低（高）级。
5. VREF预计是等于0.5 * VDDQ传送设备的，并跟踪变化的DC电平
同样的。峰 - 峰值噪声VREF不得超过直流值的± 2 ％ 。
6. VTT不直接向设备施加。 VTT的是一个系统供给的信号终止电阻器，预计将
设置为等于VREF和必须跟踪变化的VREF的DC电平。
7. VID是在CLK的输入电平上和/ CLK的输入电平之间的差的量值。
8. VIX的值预计相当于0.5 *发送装置的VDDQ和必须跟踪变化的DC电平
的相同。
9.启用芯片刷新和地址计数器。
10. IDD规格测试后，该设备已正确初始化。
11.这个参数进行采样。 VDDQ = 2.5V + 0.2V ， VDD = 2.5V + 0.2V ， F = 100 MHz时， TA = 25
o
C， VOUT （ DC ） =
VDDQ / 2 ， VOUT （峰峰值） = 25mV的。 DM输入组合与I / O引脚 - 反映了一个事实，他们是
匹配负载（便于跟踪匹配的板级） 。
12. CLK // CLK输入参考电平（参考到CLK // CLK定时）是在该点CLK和/ CLK
交叉;比CLK // CLK的其它信号输入参考电平，为VREF 。
13.输入无法识别的有效期至VREF稳定。例外：在此期间VREF稳定之前，
CKE< 0.3VddQ是公认的低。
14.吨HZ和TLZ跃迁发生在相同的访问时间窗作为有效数据的转换。这些参数不
引用一个特定的电压电平，但指定时，该设备的输出不再找到（HZ） ，或者开始驱动
（LZ） 。
15.最大限制这个参数不是一个设备的限制。该装置将使用这是一个更大的价值
参数，但系统性能（总线周转）将相应降低。
16.具体要求是， DQS有效（高，低，或在上一个有效过渡某些点）上或前
这CLK的边缘。一个有效的过渡被定义为单调的，并满足该设备的输入电压变化率规范。
如果没有写以前在进步的总线上， DQS会从高阻转换为逻辑低电平。如果一个
一次写正在进行中， DQS可以是高，低，或转换从高电平变为低电平，此时，
根据tDQSS 。
17.最多八个自动刷新命令可以发布到任何给定的DDR SDRAM器件。
18. tXPRD应该是200器tCLK在不稳定CLK操作的情况在掉电模式。
19.命令/地址和CK & / CK摆率> 1.0V / ns的。
20. IDD7 ：工作电流：四银行
对于银行正在交错真相与和解委员会（分钟） ，连拍模式，地址和控制对NOP边投入不
changing.Iout = 0毫安
计时方式：
TCK =分钟， TRRD = 2 * TCK， BL = 4的tRCD = 3 * TCK ，阅读与Autoprecharge
阅读： A0 A1 A2 R0 ，R1 R3 A0 A1 R0 - 随机地址变更重复同样的时间
*数据的100％的变化，在每个脉冲串
注： A =激活，R =读， P =预充电， N = NOP
三菱电机
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