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飞利浦半导体
产品数据
CK00 （ 100/133兆赫）扩频差
系统时钟发生器
PCK2022RA
引脚说明
PIN码（ S）
1
3, 4
7, 8
10, 11
13, 14
16, 17
42, 21
39, 38
36, 35
33, 32
19
20
21
22
26
29, 30
44
48
2, 6, 12,
18, 24, 31,
37, 43
5, 9, 15,
21, 28, 34,
40, 47
25, 46
27, 45
符号
IOCLK
48M_0/SELA
48M_1/SELB
HCLK0
HCLKB0
HCLK1
HCLKB1
HCLK2
HCLKB2
HCLK3
HCLKB3
HCLK4
HCLKB4
HCLK5
HCLKB5
HCLK6
HCLKB6
HCLK7
HCLKB7
REFCLK / SELC
传播
XIN
XOUT
I
REF
MULTSEL0
MULTSEL1
PWRDWN
SEL100/133
V
DD3
功能
双频引脚，可达到33 MHz或66 MHz的每个选择表进行操作。
3.3 V固定的48 MHz的时钟输出。在上电期间引脚用作锁存输入，使拉美经济体系和
SELB之前销被用于的3伏输出在48兆赫。部分的时钟必须锁存数据研究。
主机输出对0
主机输出对1
主机输出对2
主机输出对3
主机输出对4
主机输出对5
主机输出对6
主机输出对7
3.3 V固定14.318 MHz的输出。在上电期间，引脚作为锁存输入，使SELC前
到销被用于时钟输出。部分的时钟必须锁存数据研究。
使扩频模式时保持低电平差分输出，主机和33 MHz的时钟IOCLK 。
置为低电平。
晶振输入
晶振输出
这个引脚控制基准电流为主机对。该引脚需要一个固定的精密电阻连接到
接地以建立正确的电流。
选择用于控制HCLK和HCLKB输出电流的定标输入引脚。
当保持低电平，器件进入掉电模式。置为低电平。
选择输入引脚使能133 MHz或100 MHz的CPU输出
3.3 V电源
GND
地
AV
DD
AGND
模拟电路3.3 V电源供电
地面模拟电路
2003年07月31
3
