飞利浦半导体
产品数据
CK00 （ 100/133 MHz）的扩频
差分系统时钟发生器
PCK2022RA
特点
3.3 V工作电压
八个差分CPU时钟对
一个IO时钟为33 MHz和66 MHz的
两个48 MHz的时钟在3.3 V
一个14.318 MHz的参考时钟
电源管理控制引脚
主时钟抖动小于200ps的周期到周期
主机时钟偏斜小于150 ps的引脚对引脚
扩频功能
优化的频率与扩频性能
描述
本部分所代替PCK2022R改进的频率和蔓延
频谱性能。
该PCK2022RA是一个时钟合成器/驱动器奔腾III和
其他类似的处理器。
该PCK2022RA有八个差分对CPU的电流源
输出，一个33/66 MHz的输出是在上电时配置的，
2 48兆赫的时钟，可以在上电时被禁止，和一个
在14.318 MHz的3.3 V参考时钟，也可以禁用
电。所有的时钟输出，符合Intel的驱动力，上升/下降时间，
抖动，准确性和倾斜的要求。
该器件具有一个专用的掉电输入引脚电源
管理控制。此输入在芯片同步，并且
保证无干扰的输出转换。此外，该部分可以是
配置为禁用48 MHz的输出，低功率运行
和增加的功能输出端的性能。该
IOCLK和REFCLK也可以为最高禁用
主机输出性能。
引脚配置
IOCLK
V
DD
48M_0/SELA
48M_1/SELB
V
SS
V
DD
HCLK0
HCLKB0
V
SS
1
2
3
4
5
6
7
8
9
48 SEL100 / 133
47 V
SS
46 V
DDA
45 V
SSA
44 PWRDWN
43 V
DD
42 HCLK4
41 HCLKB4
40 V
SS
39 HCLK5
38 HCLKB5
37 V
DD
36 HCLK6
35 HCLKB6
34 V
SS
33 HCLK7
32 HCLKB7
31 V
DD
30 MULTSEL0
29 MULTSEL1
28 V
SS
27 V
SSA
26 I
REF
25 V
DDA
SW00665
HCLK1 10
HCLKB1 11
V
DD
12
HCLK2 13
HCLKB2 14
V
SS
15
HCLK3 16
HCLKB3 17
V
DD
18
REFCLK / SELC 19
SPREAD 20
V
SS
21
XIN 22
XOUT 23
V
DD
24
订购信息
套餐
48引脚塑料TSSOP
温度范围
0至+70
°C
订货编号
PCK2022RADGG
图号
SOT362-1
Intel和Pentium III处理器是Intel Corporation的注册商标。
2003年07月31
2
飞利浦半导体
产品数据
CK00 （ 100/133兆赫）扩频差
系统时钟发生器
PCK2022RA
引脚说明
PIN码（ S）
1
3, 4
7, 8
10, 11
13, 14
16, 17
42, 21
39, 38
36, 35
33, 32
19
20
21
22
26
29, 30
44
48
2, 6, 12,
18, 24, 31,
37, 43
5, 9, 15,
21, 28, 34,
40, 47
25, 46
27, 45
符号
IOCLK
48M_0/SELA
48M_1/SELB
HCLK0
HCLKB0
HCLK1
HCLKB1
HCLK2
HCLKB2
HCLK3
HCLKB3
HCLK4
HCLKB4
HCLK5
HCLKB5
HCLK6
HCLKB6
HCLK7
HCLKB7
REFCLK / SELC
传播
XIN
XOUT
I
REF
MULTSEL0
MULTSEL1
PWRDWN
SEL100/133
V
DD3
功能
双频引脚，可达到33 MHz或66 MHz的每个选择表进行操作。
3.3 V固定的48 MHz的时钟输出。在上电期间引脚用作锁存输入，使拉美经济体系和
SELB之前销被用于的3伏输出在48兆赫。部分的时钟必须锁存数据研究。
主机输出对0
主机输出对1
主机输出对2
主机输出对3
主机输出对4
主机输出对5
主机输出对6
主机输出对7
3.3 V固定14.318 MHz的输出。在上电期间，引脚作为锁存输入，使SELC前
到销被用于时钟输出。部分的时钟必须锁存数据研究。
使扩频模式时保持低电平差分输出，主机和33 MHz的时钟IOCLK 。
置为低电平。
晶振输入
晶振输出
这个引脚控制基准电流为主机对。该引脚需要一个固定的精密电阻连接到
接地以建立正确的电流。
选择用于控制HCLK和HCLKB输出电流的定标输入引脚。
当保持低电平，器件进入掉电模式。置为低电平。
选择输入引脚使能133 MHz或100 MHz的CPU输出
3.3 V电源
GND
地
AV
DD
AGND
模拟电路3.3 V电源供电
地面模拟电路
2003年07月31
3
飞利浦半导体
产品数据
CK00 （ 100/133兆赫）扩频差
系统时钟发生器
PCK2022RA
框图
PWRDWN
XIN
14.318兆赫
OSC
USB PLL
PWRDWN
拉美经济体系/ B
PWRDWN
SELC
文献[ 0 ] （ 14.318兆赫）
XOUT
48MHz的[0..1] （ 3 V ）
HOST [0..7] （ 100/133兆赫）
I
REF
IBIAS
PWRDWN
SYS PLL
HOST_BAR [0..7] （ 100/133兆赫）
PWRDWN
IOCLK （ 33/66兆赫）
PWRDWN
SEL100/133
逻辑
传播
MULTSEL0
MULTSEL1
SW00666
功能表
SEL100/133
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
拉美经济体系
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SELB
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SELC
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
主持人
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
低
100兆赫
133兆赫
133兆赫
133兆赫
133兆赫
200兆赫
133兆赫
TCLK/2
133兆赫
48MHz
48兆赫
48兆赫
高阻
高阻
高阻
48
兆赫
1
高阻
48兆赫
1
48兆赫
48兆赫
高阻
高阻
48兆赫
48兆赫
1
TCLK/4
48兆赫
1
IOCLK
33.3兆赫
66.7兆赫
33.3兆赫
66.7兆赫
低
33.3兆赫
高阻
66.7兆赫
33.3兆赫
66.7兆赫
33.3兆赫
66.7兆赫
33.3兆赫
33.3兆赫
TCLK/4
66.7兆赫
REFCLK
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
低
14.318兆赫
高阻
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
TCLK
14.318兆赫
注意：
1.这些频率进行调试，并且因此可以改变一个小的量，从列在供应商决定的值。
2003年07月31
4
飞利浦半导体
产品数据
CK00 （ 100/133兆赫）扩频差
系统时钟发生器
PCK2022RA
表1.主机摆动功能选择
MULTSEL0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
MULTSEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
板
阻抗
60
50
60
50
60
50
60
50
30
25
30
25
30
25
30
25
I
REF
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
I
OH
I
OH
= 5*I
REF
I
OH
= 5*I
REF
I
OH
= 6*I
REF
I
OH
= 6*I
REF
I
OH
= 4*I
REF
I
OH
= 4*I
REF
I
OH
= 7*I
REF
I
OH
= 7*I
REF
I
OH
= 5*I
REF
I
OH
= 5*I
REF
I
OH
= 6*I
REF
I
OH
= 6*I
REF
I
OH
= 4*I
REF
I
OH
= 4*I
REF
I
OH
= 7*I
REF
I
OH
= 7*I
REF
V
OH
@ IREF = 2.32毫安
0.71 V
0.59 V
0.85 V
0.71 V
0.56 V
0.47 V
0.99 V
0.82 V
0.75 V
0.62 V
0.90 V
0.75 V
0.60 V
0.50 V
1.05 V
0.84 V
注意：
的输出为阴影所示的配置最优化。
条件
I
OUT
I
OUT
V
DD
= 3.3 V
V
DD
= 3.3 V
±5%
CON组fi guration
所有的组合;
见上述表1
所有的组合;
见上述表1
负载
额定试验载荷为
定的配置
额定试验载荷为
定的配置
分钟。
-7 ％的我
OH
见上述表1
我-12 ％
OH
见上述表1
马克斯。
我+ 7 ％
OH
见上述表1
我+ 12 ％
OH
见上述表1
掉电模式
PWRDWN
置为低电平
0 =活动
HCLK / HCLKB
HOST = 2 * I
REF
Host_bar =无驱动
IOCLK
低
48MHz
低
REFCLK
低
注意：
差分输出应该有一个电压迫使碰到他们的时候掉电断言。
扩展频谱功能
SPREAD ＃
1
0
功能
主机/ IOCLK
没有传播
主机/ IOCLK
流传下来-0.5 ％
5
48兆赫PLL
REFCLK
没有传播
没有传播
2003年07月31
飞利浦半导体
产品数据
CK00 （ 100/133 MHz）的扩频
差分系统时钟发生器
PCK2022RA
特点
3.3 V工作电压
八个差分CPU时钟对
一个IO时钟为33 MHz和66 MHz的
两个48 MHz的时钟在3.3 V
一个14.318 MHz的参考时钟
电源管理控制引脚
主时钟抖动小于200ps的周期到周期
主机时钟偏斜小于150 ps的引脚对引脚
扩频功能
优化的频率与扩频性能
描述
本部分所代替PCK2022R改进的频率和蔓延
频谱性能。
该PCK2022RA是一个时钟合成器/驱动器奔腾III和
其他类似的处理器。
该PCK2022RA有八个差分对CPU的电流源
输出，一个33/66 MHz的输出是在上电时配置的，
2 48兆赫的时钟，可以在上电时被禁止，和一个
在14.318 MHz的3.3 V参考时钟，也可以禁用
电。所有的时钟输出，符合Intel的驱动力，上升/下降时间，
抖动，准确性和倾斜的要求。
该器件具有一个专用的掉电输入引脚电源
管理控制。此输入在芯片同步，并且
保证无干扰的输出转换。此外，该部分可以是
配置为禁用48 MHz的输出，低功率运行
和增加的功能输出端的性能。该
IOCLK和REFCLK也可以为最高禁用
主机输出性能。
引脚配置
IOCLK
V
DD
48M_0/SELA
48M_1/SELB
V
SS
V
DD
HCLK0
HCLKB0
V
SS
1
2
3
4
5
6
7
8
9
48 SEL100 / 133
47 V
SS
46 V
DDA
45 V
SSA
44 PWRDWN
43 V
DD
42 HCLK4
41 HCLKB4
40 V
SS
39 HCLK5
38 HCLKB5
37 V
DD
36 HCLK6
35 HCLKB6
34 V
SS
33 HCLK7
32 HCLKB7
31 V
DD
30 MULTSEL0
29 MULTSEL1
28 V
SS
27 V
SSA
26 I
REF
25 V
DDA
SW00665
HCLK1 10
HCLKB1 11
V
DD
12
HCLK2 13
HCLKB2 14
V
SS
15
HCLK3 16
HCLKB3 17
V
DD
18
REFCLK / SELC 19
SPREAD 20
V
SS
21
XIN 22
XOUT 23
V
DD
24
订购信息
套餐
48引脚塑料TSSOP
温度范围
0至+70
°C
订货编号
PCK2022RADGG
图号
SOT362-1
Intel和Pentium III处理器是Intel Corporation的注册商标。
2003年07月31
2
飞利浦半导体
产品数据
CK00 （ 100/133兆赫）扩频差
系统时钟发生器
PCK2022RA
引脚说明
PIN码（ S）
1
3, 4
7, 8
10, 11
13, 14
16, 17
42, 21
39, 38
36, 35
33, 32
19
20
21
22
26
29, 30
44
48
2, 6, 12,
18, 24, 31,
37, 43
5, 9, 15,
21, 28, 34,
40, 47
25, 46
27, 45
符号
IOCLK
48M_0/SELA
48M_1/SELB
HCLK0
HCLKB0
HCLK1
HCLKB1
HCLK2
HCLKB2
HCLK3
HCLKB3
HCLK4
HCLKB4
HCLK5
HCLKB5
HCLK6
HCLKB6
HCLK7
HCLKB7
REFCLK / SELC
传播
XIN
XOUT
I
REF
MULTSEL0
MULTSEL1
PWRDWN
SEL100/133
V
DD3
功能
双频引脚，可达到33 MHz或66 MHz的每个选择表进行操作。
3.3 V固定的48 MHz的时钟输出。在上电期间引脚用作锁存输入，使拉美经济体系和
SELB之前销被用于的3伏输出在48兆赫。部分的时钟必须锁存数据研究。
主机输出对0
主机输出对1
主机输出对2
主机输出对3
主机输出对4
主机输出对5
主机输出对6
主机输出对7
3.3 V固定14.318 MHz的输出。在上电期间，引脚作为锁存输入，使SELC前
到销被用于时钟输出。部分的时钟必须锁存数据研究。
使扩频模式时保持低电平差分输出，主机和33 MHz的时钟IOCLK 。
置为低电平。
晶振输入
晶振输出
这个引脚控制基准电流为主机对。该引脚需要一个固定的精密电阻连接到
接地以建立正确的电流。
选择用于控制HCLK和HCLKB输出电流的定标输入引脚。
当保持低电平，器件进入掉电模式。置为低电平。
选择输入引脚使能133 MHz或100 MHz的CPU输出
3.3 V电源
GND
地
AV
DD
AGND
模拟电路3.3 V电源供电
地面模拟电路
2003年07月31
3
飞利浦半导体
产品数据
CK00 （ 100/133兆赫）扩频差
系统时钟发生器
PCK2022RA
框图
PWRDWN
XIN
14.318兆赫
OSC
USB PLL
PWRDWN
拉美经济体系/ B
PWRDWN
SELC
文献[ 0 ] （ 14.318兆赫）
XOUT
48MHz的[0..1] （ 3 V ）
HOST [0..7] （ 100/133兆赫）
I
REF
IBIAS
PWRDWN
SYS PLL
HOST_BAR [0..7] （ 100/133兆赫）
PWRDWN
IOCLK （ 33/66兆赫）
PWRDWN
SEL100/133
逻辑
传播
MULTSEL0
MULTSEL1
SW00666
功能表
SEL100/133
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
拉美经济体系
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SELB
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SELC
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
主持人
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
低
100兆赫
133兆赫
133兆赫
133兆赫
133兆赫
200兆赫
133兆赫
TCLK/2
133兆赫
48MHz
48兆赫
48兆赫
高阻
高阻
高阻
48
兆赫
1
高阻
48兆赫
1
48兆赫
48兆赫
高阻
高阻
48兆赫
48兆赫
1
TCLK/4
48兆赫
1
IOCLK
33.3兆赫
66.7兆赫
33.3兆赫
66.7兆赫
低
33.3兆赫
高阻
66.7兆赫
33.3兆赫
66.7兆赫
33.3兆赫
66.7兆赫
33.3兆赫
33.3兆赫
TCLK/4
66.7兆赫
REFCLK
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
低
14.318兆赫
高阻
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
TCLK
14.318兆赫
注意：
1.这些频率进行调试，并且因此可以改变一个小的量，从列在供应商决定的值。
2003年07月31
4
飞利浦半导体
产品数据
CK00 （ 100/133兆赫）扩频差
系统时钟发生器
PCK2022RA
表1.主机摆动功能选择
MULTSEL0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
MULTSEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
板
阻抗
60
50
60
50
60
50
60
50
30
25
30
25
30
25
30
25
I
REF
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 475 1%
I
REF
= 2.32毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
R
REF
= 221 1%
I
REF
= 5毫安
I
OH
I
OH
= 5*I
REF
I
OH
= 5*I
REF
I
OH
= 6*I
REF
I
OH
= 6*I
REF
I
OH
= 4*I
REF
I
OH
= 4*I
REF
I
OH
= 7*I
REF
I
OH
= 7*I
REF
I
OH
= 5*I
REF
I
OH
= 5*I
REF
I
OH
= 6*I
REF
I
OH
= 6*I
REF
I
OH
= 4*I
REF
I
OH
= 4*I
REF
I
OH
= 7*I
REF
I
OH
= 7*I
REF
V
OH
@ IREF = 2.32毫安
0.71 V
0.59 V
0.85 V
0.71 V
0.56 V
0.47 V
0.99 V
0.82 V
0.75 V
0.62 V
0.90 V
0.75 V
0.60 V
0.50 V
1.05 V
0.84 V
注意：
的输出为阴影所示的配置最优化。
条件
I
OUT
I
OUT
V
DD
= 3.3 V
V
DD
= 3.3 V
±5%
CON组fi guration
所有的组合;
见上述表1
所有的组合;
见上述表1
负载
额定试验载荷为
定的配置
额定试验载荷为
定的配置
分钟。
-7 ％的我
OH
见上述表1
我-12 ％
OH
见上述表1
马克斯。
我+ 7 ％
OH
见上述表1
我+ 12 ％
OH
见上述表1
掉电模式
PWRDWN
置为低电平
0 =活动
HCLK / HCLKB
HOST = 2 * I
REF
Host_bar =无驱动
IOCLK
低
48MHz
低
REFCLK
低
注意：
差分输出应该有一个电压迫使碰到他们的时候掉电断言。
扩展频谱功能
SPREAD ＃
1
0
功能
主机/ IOCLK
没有传播
主机/ IOCLK
流传下来-0.5 ％
5
48兆赫PLL
REFCLK
没有传播
没有传播
2003年07月31
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