SMJ34020A
图形系统处理器
SGUS011B - 1991年4月 - 修订1995年8月
引脚功能
针
名字
I / O =
描述
本地存储器接口
ALTCH
O
地址锁存器。 ALTCH的高到低的跳变，可以用于捕获可在LAD的地址和状态。
只要ALTCH保持为低的透明锁存器（如一个54ALS373 ）保持当前地址和状态。
总线故障。外部逻辑触发BUSFLT高的SMJ34020A以指示错误或故障发生的
当前总线周期。 BUSFLT还用于与LRDY产生外部请求的总线周期的重试，以使整个
内存地址再次呈现在LAD 。
在仿真模式下， BUSFLT ，用于写保护映射的存储器（通过禁用CAS输出为当前
周期） 。
DDIN
O
数据总线的方向使。 DDIN用于驱动的高电平输出双向收发器能够（例如
作为54ALS623 ） 。该收发器缓冲器中的数据的输入和输出上LAD0 - LAD31当SMJ34020A被接口
几个回忆。
数据总线的方向输出使能。 DDOUT驱动低电平有效输出使能双向收发器（如
该54ALS623 ） 。该收发器缓冲器中的数据的输入和输出上LAD0 - LAD31 。
32位复用的本地地址/数据总线。在一个存储器周期的开始，在字地址是输出上
LAD4 - LAD31和循环状态是LAD0输出 - LAD3 。地址被提交之后， LAD0 - LAD31使用
为SMJ34020A系统内传输数据。 LAD0是LSB和LAD31是MSB。
当地准备。外部电路驱动LRDY低到无法完成一个具有本地存储周期抑制SMJ34020A
发起。虽然LRDY仍然很低，在SMJ34020A等待，除非SMJ34020A失去公交优先或给予
外部重试请求（通过BUSFLT ） 。在一个完整的LCLK1周期的增量产生的等待状态。 LRDY可以
驱动为低电平扩展本地存储器读和存储器写周期， VRAM串行数据寄存器传输周期，
DRAM刷新周期。在内部循环中， SMJ34020A忽略LRDY 。
页面模式。内存解码逻辑断言PGMD低，如果当前寻址的存储器支持突发（页面
模式）的访问。突发的访问发生的一系列CAS周期为一个单一的RAS周期到存储器。 LRDY一起使用
BUSFLT描述为一个存储器周期的周期的终止状态。
PGMD也用在仿真模式用于映射存储器。
总线长度。内存解码逻辑可以拉SIZE16低，如果当前寻址的存储器或端口仅支持16位
接送。 SIZE16也可以用来确定哪个数据总线的16位被用于数据传输。
在仿真模式下， SIZE16用于选择映射的存储器的大小。
DRAM与内存控制
CAMD
CAS0 - CAS3
RAS
I
O
O
列地址模式。 CAMD动态移动的列地址的RCA0上 - RCA12总线，使混合
使用相同的多路地址RCA0 DRAM和VRAM的地址矩阵 - RCA12信号。
四列地址选通。 CAS输出驱动DRAM和VRAMs中科院投入。 CAS0 - CAS3选通
上RCA0列地址 - RCA12到存储器中。四CAS选通提供字节写访问内存。
行地址选通。 RAS输出驱动DRAM和VRAMs的RAS输入。 RAS选通的行地址
RCA0 - RCA12内存。
十三复行地址/列地址信号。在一个存储器存取周期的开始，该行地址
对于DRAM中存在于RCA0 - RCA12 。行地址包含最显著地址位为存储器。
随着循环的进行，存储器列地址被放置在RCA0 - RCA12 。这实际上是地址
期间，行和列次输出取决于内存配置（通过RCM0和RCM1在CONFIG设置
寄存器）和CAMD期间访问的状态。 RCA0是LSB ，并且RCA12是MSB。
特殊功能引脚。 SF为特殊函数信号，以1M VRAMs ，允许使用的块写入，负载写入掩码的，
加载彩色遮罩，并编写使用写屏蔽。的SF也用于区分用于指令和地址
协处理器的协处理器接口的一部分。
转让/输出使能。 TR / QE驱动VRAMs的TR / QE输入。在一个本地存储器读周期中， TR / QE功能
作为一个低电平有效输出使能到门，从内存到LAD0 - LAD31 。在特殊的VRAM功能周期， TR / QE
控制周期所执行的类型。
BUSFLT
I
DDOUT
O
LAD0 - LAD31
I / O
LRDY
I
PGMD
I
SIZE16
I
RCA0 - RCA12
O
SF
O
TR / QE
O
I =输入， O =输出
邮政信箱1443
休斯敦，得克萨斯州77251-1443
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