TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M
低电压10位模拟数字转换器
带串行控制和4/8模拟输入
SLAS139C - 1996年12月 - 修订1999年1月
I / O CLK
在I / O CLK可高达10 MHz的大多数的电压范围时，快速I / O是可能的。最大I / O
CLK从2.7 V.表仅限于2.8兆赫的电源电压范围1列出的最大I / O CLK频率
对于所有不同的电源电压范围。这也取决于输入源阻抗。例如， I / O CLK
速度快于2.39兆赫是可以实现的，如果输入源阻抗小于1千欧。
表1.最大I / O CLK频率
VCC
2.7
27V
45V
4.5
最大输入
电阻（最大值）
5K
1K
源阻抗
1 k
100
1 k
100
I / O CLK
2.39兆赫
2.81兆赫
7.18兆赫
10兆赫
微处理器串行接口
从数据输入输入数据位在I / O CLK序列，如果INV CLK的前四个上升沿移入
保持高电位时，该设备是在微处理器接口模式。输入数据位的前四个移入
如果INV CLK为低电平下降的I / O CLK序列的边缘。前一次转换的MSB出现在
DATA OUT在CS的下降沿。其余九位移出下九边（视
在I / O CLK INV CLK ）的状态。十位的数据被发送到通过DATA OUT的主机。
为转换开始最低9.5时钟脉冲是必需的。在第十个时钟的上升沿， EOC
输出变低，并返回到当转换完成时的高逻辑电平;那么结果可以被读
由主机。在第十时钟下降沿，内部逻辑取数据输出低，以确保剩余的
位值是零，如果在I / O CLK转移超过10个时钟长。
CS是串行I / O CLK之间传输无效（高） 。每个传输至少需要10个I / O CLK周期。下降
连拍的边缘通过从高阻抗状态除去DATA OUT开始的序列。的上升沿
的CS端被指定的延迟时间之内输出返回数据到高阻抗状态的序列。另外，
CS的上升沿禁用的I / O ，CLK和DATA IN一个建立时间内。 A转换不会开始，直到
第十个I / O CLK上升沿。
在一个持续的周期在规定时间内从高至低跳变对CS中止循环，以及设备
返回到初始状态（输出数据寄存器保存前次转换结果） 。 CS不应采取
低接近转换完成，因为输出的数据可能被破坏。
邮政信箱655303
达拉斯，德克萨斯州75265
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