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TMS320VC5421
数字信号处理器
SPRS098 - DECEMBER 1999
软件可编程锁相环（PLL） （续）
表14.时钟模式寄存器（ CLKMD ）位功能
位
号
15–12
位
名字
PLLMUL
PLLDIV
功能
PLL倍频。 PLLMUL定义与PLLDIV和PLLNDIV结合的倍频器。请参阅表15 。
PLL分频。 PLLDIV定义与PLLMUL和PLLNDIV结合的倍频器。请参阅表15 。
11
PLLDIV = 0
PLLDIV = 1
意味着一个整数乘法系数是用来
意味着一个非整数乘法系数是用来
10–3
PLLCOUNT
PLL计数器的值。 PLLCOUNT指定的输入时钟周期的数目（在增量of16周期）为
PLL锁定定时器计数PLL时钟开始在处理器的PLL启动后前。该PLL计数器
是一个递减计数器，它由输入时钟除以16驱动;因此，对于每16个输入时钟，锁相环
计数器减一。
PLL的计数器可以被用来确保所述处理器不计时，直到PLL被锁定，所以，只有有效
时钟信号被发送到设备。
PLL的开/关。 PLLON / OFF启用或禁用与PLLNDIV结合的时钟发生器的PLL部分
位（见表16）。需要注意的是PLLON / OFF和PLLNDIV既可以迫使PLL运行;当PLLON / OFF为高，
PLL的独立PLLNDIV的状态下运行。
PLLNDIV配置PLL模式或高时， DIV模式时低。 PLLNDIV定义在频率倍增器
与PLLDIV和PLLMUL结合。请参阅表15 。
表示PLL模式。
2
PLLON / OFF
1
PLLNDIV
0
状态
STATUS = 0
STATUS = 1
表示DIV模式
表示PLL模式
当DIV模式（ PLLSTATUS低） ， PLLMUL ， PLLDIV ， PLLCOUNT和PLLON / OFF是不关心，他们的内容是不确定的。
表15.乘数相关的PLLNDIV ， PLLDIV和PLLMUL
PLLNDIV
0
0
1
1
1
PLLDIV
x
x
0
0
1
PLLMUL
0–14
15
0–14
15
0甚至是
ODD
MULTIPLIER
0.5
0.25
PLLMUL + 1
旁路（乘以1 ）
（ PLLMUL + 1 ）/ 2个
PLLMUL/4
1
1
CLKOUT = CLKIN *乘数
表示在复位后默认的时钟模式
表16. VCO真值表
PLLON / OFF
0
1
0
1
PLLNDIV
0
0
1
1
VCO状态
关闭
on
on
on
邮政信箱1443
休斯敦，得克萨斯州77251-1443
39
超前信息
