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TMS320VC5421
数字信号处理器
SPRS098 - DECEMBER 1999
通用I / O （续）
GPIO2是一种特殊情况，其中逻辑电平确定的在生物条件指令的操作
中央处理器。 GPIO2总是被映射为一个通用I / O，但存在时配置该引脚的生物功能
为输入。
硬件定时器
在“ 54X器件具有一个4位预分频器的16位定时电路。由一个定时器计数器递减的
每一个CLKOUT周期。每次计数器递减至零，定时器中断被产生。该定时器可
被停止，重新启动，复位或由特定的状态位无效。定时器的输出脉冲驱动上GPIO3时
该TOUT位被设置为1 ，在通用的I / O控制寄存器。该设备必须处于HPI模式
（ XIO = 0）来驱动上GPIO3销TOUT 。
软件可编程锁相环（PLL）的
时钟发生器提供时钟的“ 5421设备，并包括一个锁相环（PLL）电路的。该
时钟发生器需要一个参考时钟输入，它必须通过使用一个外部时钟源来提供。该
参考时钟输入，然后由两（ DIV模式）除以产生时钟为' 5421设备。交替地，在
PLL电路可以使用（ PLL模式），以产生所述设备的时钟乘以基准时钟频率
缩放系数，允许使用的时钟源具有较低频率比的CPU。锁相环是一个
自适应电路，一旦同步，锁定到与跟踪输入时钟信号。当PLL处于初始
开始时，它进入一个过渡模式期间，在PLL锁定获取的输入信号。一旦PLL被
锁定时，它会继续跟踪和保持与输入信号的同步。然后，其他的内部时钟
电路允许新的时钟频率作为主时钟“ 5421装置的合成。只
子系统控制PLL 。子系统B不能访问的PLL寄存器。
软件可编程PLL具有的高度灵活性，并包括一个时钟定标器，它提供
不同的时钟倍频比，能力，直接启用和禁用PLL和PLL锁定定时器，可
用于延迟切换到PLL时钟控制装置的模式，直到锁被实现。具有内置器件
软件可编程PLL可以通过两种时钟模式之一进行配置：
超前信息
D
PLL模式。输入时钟（CLKIN ）乘以1 31的可能的比率。这些比率是使用实现
该PLL电路。
D
DIV （除法器）模式。输入时钟是由2个或4，且当格模式时，所述的PLL可以分为
为了最大限度地减少功耗完全禁止。
软件可编程PLL时使用16位的存储器映射（地址0058h ）时钟模式控制
寄存器（ CLKMD ） 。该CLKMD寄存器是用来定义PLL时钟模块的时钟结构。
图19示出的时钟模式寄存器的位布局和表14中描述的位功能。
15
PLLMUL
读/写
12
11
PLLDIV
读/写
10
PLLCOUNT
读/写
3
2
PLLON / OFF
读/写
1
PLLNDIV
读/写
0
状态
读/写
当DIV模式（ PLLSTATUS低） ， PLLMUL ， PLLDIV ， PLLCOUNT和PLLON / OFF是不关心，他们的内容是不确定的。
图例：
R =读取，W =写
图19.时钟模式寄存器（ CLKMD ）
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