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图39 。
IDMA信号异步时序图
CPU_CYCLE
（ IDMA REQUEST ）
S0
CLKO1
（输出）
4
DREQ
（输入）
AS
（输出）
1
DACK
（输出）
7
DONE
（输出）
1
DONE
（输入）
10
11
2
5
6
3
8
1
S1
S2
S3
S4
S5
S0
S1
S2
IDMA_CYCLE
S3
S4
S5
图40 。
IDMA信号同步时序图
CPU_CYCLE
（ IDMA REQUEST ）
S0
CLKO1
（输出）
12
DREQ
（输入）
AS
（输出）
1
DACK
（输出）
7
DONE
（输出）
1
DONE
（输入）
15
14
2
13
6
16
8
1
S1
S2
S3
S4
S5
S0
S1
IDMA_CYCLE
S2
S3
S4
S5
50
TS68EN360
2113A–HIREL–03/02
