飞利浦半导体
产品speci fi cation
SDH / SONET STM1 / OC3和STM4 / OC12
收发器
时钟向前
有时需要以一种“向前时钟”数据
SDH / SONET系统。当是这种情况时，输入
并行数据时钟（ TXPCLK ）和参考时钟
（ REFCLK / REFCLKQ ），从该高速串行
时钟合成将两个来自同一时钟起源
源。本节介绍如何配置
TZA3005H工作在这个模式。
所需的正向时钟的连接示
在图13中。有没有定时规范的阶段
REFCLK和TXPCLK之间的关系。
该TZA3005H可以处理任何相位关系
这两个输入时钟之间，如果它们是从衍生
相同的时钟源。该TZA3005H内部的发送器
逻辑必须通过产生一个主复位同步
（ MRST ） 。
逆时钟
TZA3005H
在许多情况下，反向时钟方案的情况下使用
上游逻辑的时钟使用TZA3005H
SYNCLKDIV （参见图14 ） 。没有要求
规格从SYNCLKDIV的传播延迟
以TXPCLK因为TZA3005H可以处理任何阶段
这两个信号之间的关系。该TZA3005H
内部的发送器逻辑必须同步
主张在主复位（ MRST ） 。
PECL输出端接
在PECL输出具有与50被终止
连接到V
CC
2.0伏。如果这个电压是不可用时，一
戴维宁端接可以用作示于图11
12 。
手册， halfpage
VCC = 5.0 V
R1
83.3
R2
83.3
TXSD / TXSCLK
TXSDQ / TXSCLKQ
R3
125
GND
R4
125
MGK654
手册， halfpage
VCC = 3.3 V
R1
127
R2
127
TXSD / TXSCLK
TXSDQ / TXSCLKQ
R3
82.5
R4
82.5
MGS978
GND
图11 PECL输出端接方案
(V
CC
= 5.0 V).
图12 PECL输出端接方案
(V
CC
= 3.3 V).
2000年02月17
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