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R
XC3000系列现场可编程门阵列
引脚说明
永久专用引脚
V
CC
二至八个（取决于封装类型）连接到
正V电源电压。所有必须连接。
GND
二至八个（取决于封装类型）连接到
地面上。所有必须连接。
PWRDWN
的低电平CMOS兼容输入停止所有内部
活性，但保留结构。所有的触发器和锁存器
被复位，所有输出三态，所有的输入接口
解释为高，不论其实际水平。当
PWDWN返回高电平，FPGA开始工作
与DONE低的内部1- MHz时钟的两个周期。
之前和期间的配置， PWRDWN一定要高。
如果不使用， PWRDWN必须连接到V
CC
.
RESET
这是一个积极的低输入它有三个功能。
此前配置的开始，一个低输入将延迟
启动配置过程。一个内部电路检测
功率的应用，并开始一个最小超时
周期。当超时和复位完成后，
M个行的水平进行采样，并配置开始。
如果RESET是一个配置过程中断言，在FPGA是
重新初始化，并重新配置在所述端接
化RESET的。
如果RESET被置后配置完成后，亲
国际志愿组织所有的IOB和CLB的一个全球性的异步复位
FPGA中的存储元件。
CCLK
在配置过程中，配置时钟是一个输出
FPGA在主模式或外设模式，而是一种输入
从模式。在回读， CCLK是一个时钟输入
转移配置数据从FPGA中。
CCLK驱动FPGA内部的动态电路。低
时间可能，因此，不超过几微秒。当
作为输入， CCLK必须“停高” 。内部
上拉电阻保持高电平时脚是不是被
驱动。
DONE / PROG （D / P）
DONE是一个开漏输出，可配置带或不带
2的内部上拉电阻为8K
.
在完成
配置中，在FPGA电路中一个同步变为活动
异步的顺序;做的是编程去主动高
之前或之后输出一个周期去激活。
一旦配置完成，这个高到低过渡
销将导致在FPGA的初始化和启动
重新配置。
M0/RTRIG
为模式0 ，该输入进行采样电确定
电源接通延迟（2-
14
如果周期M0为高， 2
16
如果周期M0
是低） 。配置开始前，此输入再次
与M1的取样一起，M2确定的配置
要使用的灰模式。
一种低到高输入转换后配置的COM
完整的，作为一个读触发和启动的回读
主频由CCLK配置和存储单元的数据。
通过选择适当的回读选项时gener-
和使用本比特流中，该操作可以被限制为一个单一的
回读，或者完全禁止。
M1/RDATA
为模式1 ，该输入和M0 ， M2的前采样
启动配置，建立配置模式
被使用。如果回读是从来没有使用过， M1可以直接绑定
到地面或V
CC
。如果回读时曾经使用过， M1必须使用
5 kΩ电阻接地或V
CC
，以容纳
RDATA输出。
作为一个低有效的读数据，经过配置的COM
完整时，此引脚是读回数据的输出。
用户I / O引脚，可以有特殊
功能
M2
在配置方面，这款输入有弱上拉电阻。
连同M0和M1 ，它开始之前被采样
配置，以建立配置模式是
使用。配置完成后，该引脚是用户可编程
I / O引脚。
HDC
在配置方面，这款输出保持在较高的水平
表明配置还没有完成。 config-后
uration ，该引脚是用户可编程I / O引脚。
最不发达国家
在配置方面，这款输出保持在较低水平
指示该配置还没有完成。后
配置方面，这款引脚是用户可编程I / O引脚。最不发达国家
在主控模式下的低启用一个特别有用
EPROM中，但它必须被编程为高后
配置。
INIT
这是一个低电平有效的漏极开路输出，带弱上拉
并且电源的稳定和内部期间举行低
清除配置内存。它可以用于，从而提供与
美食状态到配置微处理器，或者，作为一个有线
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1998年11月9日（版本3.1 ）
