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R
XC3000系列现场可编程门阵列
规定的最坏情况值
1.00
5 V)
(4.7
IAL
C
MER
COM
最大
TAR
MILI
Y (4
.5 V
)
最大
0.80
标准化延迟
0.60
典型的商业
（ + 5.0 V ， 25 ° C）
典型军事
0.40
5 V)
RCIAL （ 4.7
在COMME
M
.25 V)
ERCIAL （ 5
MIN COMM
MIN MILIT
ARY （ 4.5
V)
MIN MILITAR
Y（ 5.5 V ）
0.20
– 55
– 40
– 20
0
25
40
70
80
100
125
X6094
图32 ：相对延迟温度，电源电压和工艺变化的功能
温度（℃）
动力
300
250
系统时钟频率（MHz ）
200
150
100
50
XC3000A--6
0
CLB级别：
4个CLB
门级：
(4-16)
XC3100A-3
配电
电源为FPGA是通过网格的分布式实现
逻辑和I / O之间的高抗噪性和隔离。
里面的FPGA ，专用V
CC
和接地环河畔
舍入逻辑阵列提供电源的I / O驱动。
V的独立矩阵
CC
和groundlines供应
该设备的内部逻辑。这种配电网的亲
国际志愿组织的稳定供应和地面所有的内部逻辑，亲
人们提供外部封装电源引脚都连接
并适当分离。通常，一个0.1 μF电容
连附近的V
CC
和接地引脚将提供腺
保有足够的去耦。
输出缓冲器驱动指定的4或8毫安的能力
负载下最坏的情况下可能能够driv-的
出的用作多达25到30倍的电流在一个最好的例子。
噪声可以通过减少外部负载减小电容
tance和减少同时输出转换中
相同的方向。它也可能是有益的定位很大程度上
加载输出缓冲器近地面垫。在I / O模块
输出缓冲器具有摆受限模式，应该是
用在输出上升和下降时间不是速度的关键。
摆限制输出将保持其直流驱动能力，但
产生更少的反射外部和内部噪声。
3个CLB
(3-12)
2个CLB
(2-8)
1 CLB
(1-4)
切换
率
X7065
图33 ：时钟频率为逻辑的功能
复杂性
组合之间的水平（数
触发器）
7-36
1998年11月9日（版本3.1 ）
