R
XC3000系列现场可编程门阵列
设备性能
FPGA的XC3000系列可以实现非常高性
性能。这是的结果
亚微米制造工艺，开发并
不断地被增强，用于生产
国家的最先进的CMOS SRAM的。
晶体管几何形状的精心优化，电路
设计和布局设计，基于多年的经验，
在XC3000系列。
一看表为主，粗粒度的架构，
可以折叠多层组合逻辑成
单函数发生器。一个CLB可以实现了
以少至1.5纳秒四层常规逻辑。
通过存储元件缩小一次。逻辑块输出的加载
仅通过的所得的传播延迟的限制
大互联网络。的高速性能
逻辑块是电源电压和温度的函数。
SEE
图32 。
互连性能取决于路由
资源用于实现信号路径。直接接口
连接到相邻的CLB提供了极其快速
路径。本地互连通过开关矩阵
（魔术盒），并遭受RC延迟，等于电阻
通过晶体管乘以电容tance
驱动的金属线。长线携带信号穿过
长度或者只用一个接入延迟芯片的广度。
慷慨的片上信号缓冲，使性能rel-
atively不敏感的信号扇出;增加扇出的
18改变CLB延迟只有10％ 。时钟可以
分布有两个低偏移时钟分配网络。
用于放置在开发系统的工具和
路由的XC3000 FPGA设计的自动计算
实际最大最坏情况下的延迟沿各自的信号
路径。这种定时信息可以背注到
设计的网表中的时序仿真使用或检查
用，静态时序分析器。
实际系统的性能取决于应用程序。该
可以在一个系统中使用的最大时钟速率是阻止 -
通过该系统内的关键路径延迟开采。这些
延迟是渐进的逻辑和路由的组合
延迟，并且从设计的设计而变化。在一个同步
制，最大时钟速率取决于数
重新同步之间的组合逻辑层
触发器。
图33
显示了实现的时钟速率为
函数的CLB层的数目。
实际系统性能受到的定时确定
关键路径，包括通过组合所述延迟
并在个CLB和IOB中，时序逻辑元素加
延迟的互连布线。在AC-时间试样
fications述最坏情况的定时参数的VAR-
白条逻辑资源的XC3000家庭提供
体系结构。
图31
显示多种元素
参与确定系统性能。
逻辑块的性能被表示为传播
从在输入的互连点的块的时间
该块中的互连区域中的输出。由于的COM
binatorial逻辑与存储器查找表来实现
一个CLB内，通过CLB的组合延迟，
称为T
国际劳工组织
，始终是相同的，而不管该功能的
正在实施中。为组合逻辑功能
驱动该存储元件的数据输入时，临界
时序数据的建立相对于所提供的时钟沿
触发器元件。从时钟源延时
的逻辑块的输出是在定时信号临界亲
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时钟到输出
T
CKO
CLB
组合
T
国际劳工组织
CLB
逻辑
逻辑
格局
T
ICK
CLB
IOB
T
OP
PAD
(K)
时钟
IOB
PAD
T
PID
(K)
T
CKO
T
玉浦
X3178
图31 ：主座速度的因素。
实际的时序是不同的块因子结合路由的功能。
因素。整体性能可与定时计算器或通过可选的仿真进行评估。
1998年11月9日（版本3.1 ）
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